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cadence 文章 進(jìn)入cadence技術(shù)社區
Cadence劉國軍：65nm及以下芯片設計要破傳統
- 幾年前，65nm芯片設計項目已經(jīng)在中國陸續開(kāi)展起來(lái)。中國芯片設計企業(yè)已逐步具備65nm芯片的設計能力。同時(shí)，由于65nm與以往更大特征尺寸的設計項目確實(shí)有很大不同，因此，對一些重要環(huán)節需要產(chǎn)業(yè)上下游共同關(guān)注。 關(guān)注一 如何確保IP質(zhì)量 雖然IP問(wèn)題與65nm芯片設計并不直接相關(guān)，由于他們的一些客戶(hù)在實(shí)際設計項目中遇到的比較大的問(wèn)題之一就是IP質(zhì)量問(wèn)題，因此應該引起業(yè)界的關(guān)注。 隨著(zhù)芯片設計采用更先進(jìn)的工藝技術(shù)，芯片規模越來(lái)越大，對IP的需求越來(lái)越多。 目前不同IP來(lái)源，不同代工
- 關(guān)鍵字： Cadence 芯片 65nm
Cadence與ARM合作開(kāi)發(fā)ARM優(yōu)化型系統實(shí)現方案
- 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司今天宣布拓展其與ARM的合作關(guān)系，為ARM處理器開(kāi)發(fā)一個(gè)優(yōu)化的系統實(shí)現解決方案，將實(shí)現端到端的流程，包括一個(gè)全套的可互用型工具、ARM® 處理器和實(shí)體IP、內置Linux到GDSII的方法學(xué)與服務(wù)。為了加快該解決方案的采用，Cadence將會(huì )提供完善的補充材料，如指南手冊與學(xué)習材料，包括兩本方法學(xué)參考書(shū)，并拓展服務(wù)、方法學(xué)與培訓機構的生態(tài)系統。 “軟件復雜性的不斷攀升驅使系統成本的提升，業(yè)界領(lǐng)先企業(yè)需要聯(lián)合起來(lái)，提供可靠而節約
- 關(guān)鍵字： Cadence 電子設計 ARM
國民技術(shù)選擇Cadence作為先進(jìn)工藝系統SOC設計的優(yōu)選供應商
- 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司今天宣布，中國領(lǐng)先的無(wú)工廠(chǎng)IC設計企業(yè)國民技術(shù)股份有限公司在對Cadence® Virtuoso®、Encounter®、以及系統級封裝(SiP)技術(shù)進(jìn)行了縝密的評估后，認為Cadence技術(shù)和方法學(xué)的強大組合，可幫助國民技術(shù)更好地實(shí)現在先進(jìn)工藝條件下，復雜的系統級SOC的高品質(zhì)設計。寄予這樣的評估國民技術(shù)選擇Cadence公司作為公司設計的EDA優(yōu)選供應商，應用其EDA軟件開(kāi)發(fā)安全、通信電子市場(chǎng)尖端的系統級芯片(SoC)。 國
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Cadence針對28納米工藝為T(mén)SMC模擬/混合信號設計參考流程1.0版提供廣泛支持
- 全球電子設計創(chuàng )新領(lǐng)導廠(chǎng)商Cadence設計系統公司今天宣布，支持臺灣積體電路制造股份有限公司 (以下簡(jiǎn)稱(chēng)TSMC) 模擬/混合信號(以下簡(jiǎn)稱(chēng)AMS)設計參考流程1.0版，以實(shí)現先進(jìn)的28納米工藝技術(shù)。Cadence與TSMC在這項全新設計參考流程上的合作，將可協(xié)助促進(jìn)高級混合信號設計的上市時(shí)間，幫助降低在設計基礎架構的多余投資，并提高投資回報率。 “與Cadence之間的合作伙伴關(guān)系，是客戶(hù)實(shí)現高級模擬/混合信號設計成功不可或缺的一環(huán)，”TSMC設計方法與服務(wù)行銷(xiāo)副處長(cháng)T
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Cadence使用最新開(kāi)放型綜合平臺加快SoC實(shí)現，降低成本
- Cadence設計系統公司今天發(fā)布Cadence Open Integration Platform，該平臺能夠顯著(zhù)降低SoC開(kāi)發(fā)成本，提高質(zhì)量并加快生產(chǎn)進(jìn)度。Cadence Open Integration Platform是支持其新一代應用驅動(dòng)式開(kāi)發(fā)的EDA360愿景的一個(gè)關(guān)鍵支柱，包含公司自身及其產(chǎn)業(yè)鏈參與者提供的面向集成而優(yōu)化的IP、全新Cadence Integration Design Environment 以及按需集成服務(wù)。Cadence混合信號(模擬與數字)設計、驗證與實(shí)現產(chǎn)品與解決
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Cadence推出驗證計算平臺加快系統開(kāi)發(fā)時(shí)間并提高其質(zhì)量
- 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司今天公布了第一款全集成高性能驗證計算平臺，稱(chēng)為Palladium XP，它在一個(gè)統一的驗證環(huán)境中綜合了模擬(Simulation)、加速(Acceleration)與仿真(Emulation)。這種高度可擴展的Palladium XP驗證計算平臺是為了支持下一代設計而開(kāi)發(fā)的，讓設計與驗證團隊能夠更快地完善他們的軟硬件環(huán)境，在更短的時(shí)間內生產(chǎn)出更高質(zhì)量的嵌入式系統。 Cadence® Palladium® XP 最高支持20億門(mén)的設
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Cadence 發(fā)布 “盈利差距”戰役藍圖
- 在EDA360領(lǐng)域的全球領(lǐng)先企業(yè)Cadence設計系統公司 (NASDAQ: CDNS) 今日為半導體產(chǎn)業(yè)奠定了新視野——這就是EDA360。在面向系統設計與開(kāi)發(fā)的應用驅動(dòng)式方法概述中，Cadence向半導體與電子設計自動(dòng)化(EDA)社區發(fā)起了應對威脅到電子行業(yè)活力且日益嚴峻的“盈利差距”的挑戰。 EDA360于今晚在圣荷塞技術(shù)展覽館舉辦的一個(gè)展會(huì )中發(fā)布，根據其展望，系統與半導體公司正在經(jīng)歷一次跳躍式轉型，這次轉型的意義極為深遠，即使最著(zhù)名的公司都
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海思半導體采用CADENCE混合信號和低功耗技術(shù)
- 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司，今日宣布海思半導體有限公司已在其高級無(wú)線(xiàn)與網(wǎng)絡(luò )芯片設計方面與Cadence加強合作。海思已經(jīng)將其Cadence Encounter Digital Implementation System、Encounter Power System和Virtuoso 定制設計技術(shù)擴展應用于其先進(jìn)技術(shù)節點(diǎn)上的低功耗與混合信號流程。海思也采用了Cadence Encounter Conformal ECO Designer應用于其工程變更單流程，幫助設計
- 關(guān)鍵字： Cadence 混合信號
芯邦采用Cadence Incisive Xtreme III系統提升SoC驗證實(shí)效
- 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司今天宣布，位于中國深圳的、無(wú)晶圓廠(chǎng)集成電路設計領(lǐng)先企業(yè)芯邦科技股份有限公司已采用Cadence Incisive Xtreme III系統來(lái)加速其RTL設計流程，并為下一代數字消費和網(wǎng)絡(luò )芯片提供了一個(gè)驗證流程。 芯邦是一家領(lǐng)先的芯片供應商，其芯片的目標應用領(lǐng)域有數字音視頻處理、移動(dòng)存儲、網(wǎng)絡(luò )通信和消費電子等。 Cadence Incisive Xtreme III 系統以及Incisive Enterprise Simulator的部署，使芯邦的
- 關(guān)鍵字： Cadence IC設計 Xtreme
中芯國際采用 Cadence DFM解決方案
- 今天宣布，中芯國際集成電路制造有限公司采用了 Cadence(R) Litho Physical Analyzer 與 Cadence Litho Electrical Analyzer，從而能夠更準確地預測壓力和光刻差異對65和45納米半導體設計性能的影響。Cadence Litho Electrical Analyzer -- 半導體行業(yè)第一個(gè)用于各大領(lǐng)先半導體公司從90到40納米生產(chǎn)中的DFM電氣解決方案 -- 與 Cadence Litho Physical Analyzer 結合，形成了一個(gè)
- 關(guān)鍵字： 中芯國際 65納米 45納米 Cadence
Cadence推出IEV 帶來(lái)形式分析與仿真引擎雙重動(dòng)力
- 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司今天在CDNLive! Silicon Valley上推出了Cadence Incisive Enterprise Verifier (IEV)。它是一個(gè)整合式驗證解決方案，可通過(guò)形式分析和仿真引擎的雙重作用，帶來(lái)獨特和全新的功能。 IEV可幫助設計和驗證工程師發(fā)現深藏的邊角情形(corner-case)bug，能測試到單獨使用形式或仿真引擎漏掉的隱蔽的覆蓋點(diǎn)。 IEV通過(guò)更快建立設計和更快發(fā)現bug，可提高生產(chǎn)效率;通過(guò)產(chǎn)生更多指標提高可預測性，可促
- 關(guān)鍵字： Cadence 仿真 IEV
華虹設計采用多種Cadence解決方案用于高級半導體設計
- 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司宣布中國領(lǐng)先的無(wú)工廠(chǎng)半導體公司上海華虹集成電路有限責任公司(以下簡(jiǎn)稱(chēng)華虹設計)已經(jīng)采用多種Cadence解決方案及服務(wù)，為中國快速發(fā)展的電子市場(chǎng)設計高級芯片。華虹設計之所以采用Cadence的技術(shù)，是看中其技術(shù)實(shí)力，包括可制造性設計(DFM)的低功耗與模擬/射頻產(chǎn)品，以及Cadence的技術(shù)支持服務(wù)的優(yōu)勢。 華虹設計目前已經(jīng)獲得Cadence多種產(chǎn)品與解決方案的使用權，包括Cadence Incisive 功能驗證、Encounter 數字IC設
- 關(guān)鍵字： 華虹 Cadence Virtuoso
Cadence低功耗解決方案納入PowerMagic低功耗設計方法中
- 全球電子設計創(chuàng )新領(lǐng)導廠(chǎng)商Cadence益華電腦今天宣布，創(chuàng )意電子(Global Unichip Corporation，GUC)將以CPF為基礎的Cadence低功耗解決方案，整合至其PowerMagic設計方法中，協(xié)助客戶(hù)將復雜的低功耗ASIC設計實(shí)現最佳化。 創(chuàng )意電子在PowerMagicTM設計方法，針對ASIC設計驗證與實(shí)現，整合Cadence®低功耗解決方案 (包括Cadence Encounter® RTL Compiler、Encounter 數位設計實(shí)現系統(ED
- 關(guān)鍵字： Cadence PowerMagic 低功耗 EDI
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Cadence Design Systems Inc.是全球最大的電子設計技術(shù)(Electronic Design Technologies)、程序方案服務(wù)和設計服務(wù)供應商。其解決方案旨在提升和監控半導 [ 查看詳細 ]
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