EEPW首頁(yè) >>
主題列表 >>
cadence
cadence 文章 進(jìn)入cadence技術(shù)社區
CADENCE改進(jìn)企業(yè)驗證產(chǎn)品提高工程師效率
- Cadence設計系統公司宣布為Cadence® Incisive® Enterprise驗證產(chǎn)品系列添加全新技術(shù)，讓工程師團隊能夠解決多模式手機、游戲機和HD-DVD播放器等產(chǎn)品越來(lái)越復雜的芯片設計問(wèn)題。Incisive技術(shù)目前為新開(kāi)發(fā)的開(kāi)放型驗證方法學(xué)(OVM)提供支持，這是一種強大的全新面向方面生成引擎，也是Cadence事務(wù)型加速(TBA)的第二代，為多測試平臺語(yǔ)言提供本征支持，在不同驗證語(yǔ)言和各種與生產(chǎn)效率有關(guān)的方面都進(jìn)行了改良。這種全新的面向方面生成引擎利用面向方面編程(A
- 關(guān)鍵字： 嵌入式系統 單片機 Cadence HD-DVD 消費電子
Cadence喜迎第100家Encounter Timing System用戶(hù)
- Cadence設計系統公司宣布創(chuàng )新的 Cadence® Encounter® Timing System 簽收解決方案自從一年前推出以來(lái)，已經(jīng)為100家客戶(hù)所采用和配置。Encounter Timing System目前已經(jīng)被TSMC、Freescale 半導體和智原科技.等公司采用，在無(wú)論是網(wǎng)絡(luò ),通訊器件還是微處理器和圖形芯片等尖端芯片的設計和開(kāi)發(fā)上扮演著(zhù)重要角色。Encounter Timing System目前正在被第99和100家客戶(hù)使用，他們是新成立不久的Luminary M
- 關(guān)鍵字： 消費電子 Cadence 圖形芯片 微處理器 消費電子
Cadence推出面向最新的Cadence® Virtuoso®平臺版本的晶圓廠(chǎng)設計工具包
- Cadence設計系統公司與半導體晶圓廠(chǎng)UMC公司宣布推出面向最新的Cadence® Virtuoso®定制設計平臺(IC6.1)版本的UMC 65納米晶圓廠(chǎng)設計工具包(FDKs)。這一工具包將為設計師提供邏輯/模擬模式65納米標準性能(SP)和邏輯/模擬模式65納米低漏電(LL)工藝。Cadence Virtuoso技術(shù)有助于加速、混合信號和RF器件的精確芯片設計。 “這種65納米RF設計工具包的推出將會(huì )幫助我們的客戶(hù)更快地意識到我們的經(jīng)過(guò)產(chǎn)品驗證的65納米SP 和RF LL技
- 關(guān)鍵字： 嵌入式系統 單片機 Cadence UMC 晶圓
采用創(chuàng )新思維，Cadence新工具讓45nm IC量產(chǎn)提速！
- 45nm節點(diǎn)被稱(chēng)為IC設計的分水嶺，因為在這一節點(diǎn)，不僅半導體材料特性、光刻技術(shù)已經(jīng)接近極限，而且EDA工具也要面臨更高層次抽象、創(chuàng )新平臺、DFM、多電源域等諸多新挑戰，針對這一節點(diǎn)上的EDA工具開(kāi)發(fā)需要更多創(chuàng )新的思維和策略。因為挑戰很多，所以業(yè)界人士對45nm的芯片設計和制造未來(lái)憂(yōu)心忡忡。不過(guò)，欣喜的是，在9月11日硅谷的CDNLive!用戶(hù)會(huì )議上，Cadence向領(lǐng)先的半導體設計者和經(jīng)理們展示了自己的45nm設計流程。其對應的產(chǎn)品Cadence Encounter數字設計平臺因采用了創(chuàng )新的思維和策
- 關(guān)鍵字： 創(chuàng )新思維 Cadence 45nm IC量產(chǎn) MCU和嵌入式微處理器
FARADAY選擇CADENCE VOLTAGESTORM用于高級65納米低功耗簽收
- Cadence設計系統公司與領(lǐng)先的ASIC和硅智產(chǎn)(SIP)無(wú)晶圓IC設計公司智原科技宣布智原已經(jīng)采用Cadence® VoltageStorm® 功率分析技術(shù)進(jìn)行低功耗簽收，并支持智原的尖端低功耗設計。智原使用VoltageStorm的靜態(tài)和動(dòng)態(tài)功率分析檢驗其高級低功耗設計技術(shù)，包括功率門(mén)控、去耦合電容優(yōu)化和多電源多電壓(MSMV)規劃。 智原有一套現成的功率分析解決方案，目前已經(jīng)成功發(fā)展到90納米級別。不過(guò)由于意識到了65納米及以下級別低功耗簽收帶來(lái)的新技術(shù)挑戰，智原對目前市
- 關(guān)鍵字： 嵌入式系統 單片機 Cadence IC ASIC MCU和嵌入式微處理器
CADENCE公布新的RF技術(shù)簡(jiǎn)化納米級無(wú)線(xiàn)設備芯片的設計
- Cadence設計系統公司宣布推出Virtuoso Passive Component Designer，這是一種面向電感、變壓器和傳輸線(xiàn)設計、分析與建模的完整流程。這種新技術(shù)讓模擬與RF設計師能夠輕易掌握無(wú)源元件的設計，迅速開(kāi)發(fā)出復雜的無(wú)線(xiàn)SoC和RFIC。Virtuoso Passive Component Designer從感應系數、Q值和頻率等設計規范開(kāi)始，幫助設計師為他們的特定應用和工藝技術(shù)自動(dòng)生成最適宜的感應器件，實(shí)現更高的性能和更小的面積。內置的精確3D全波解算器用于檢驗生成的器件，不再
- 關(guān)鍵字： 嵌入式系統 單片機 CADENCE RF 芯片 模擬IC
Cadence低功耗解決方案加快無(wú)線(xiàn)設備的開(kāi)發(fā)速度
- Cadence設計系統公司，宣布G2 Microsystems已經(jīng)使用Cadence®低功耗解決方案開(kāi)發(fā)了創(chuàng )新的無(wú)線(xiàn)移動(dòng)跟蹤設備。這種完整、集成的且易用的流程，基于Si2標準的通用功率格式(CPF)，讓G2 Microsystems能夠實(shí)現更快上市以及超低功耗的目標。 G2 Microsystems總部位于加州坎貝爾市，專(zhuān)門(mén)設計和制造超低功耗、特定用途的Wi-Fi解決方案，用于實(shí)時(shí)方位跟蹤、無(wú)線(xiàn)傳感、移動(dòng)設備和資產(chǎn)跟蹤標識等用途。該公司利用其低功耗Wi-Fi專(zhuān)業(yè)技術(shù)以及全面應用Caden
- 關(guān)鍵字： 通訊 無(wú)線(xiàn) 網(wǎng)絡(luò ) Cadence 無(wú)線(xiàn)設備 無(wú)線(xiàn)網(wǎng)絡(luò )
SMIC推出基于CPF的CADENCE 低功耗數字參考流程
- 中芯國際集成電路制造有限公司與Cadence設計系統有限公司，今天宣布 SMIC 正推出一種基于通用功率格式 (CPF) 的90納米低功耗數字參考流程，以及兼容 CPF 的庫。SMIC 還宣布其已經(jīng)加盟功率推進(jìn)聯(lián)盟 (PFI)。 這種新流程使用了由 SMIC 開(kāi)發(fā)的知識產(chǎn)權，并應用了 Cadence 設計系統有限公司 (Nasdaq: CDNS) 的低功耗解決方案，其設計特點(diǎn)是可提高生產(chǎn)力、管理設計復雜性，并縮短上市時(shí)間。這種流程是 Cadence 與 SMIC 努力合作的結晶，進(jìn)一步強化了彼此
- 關(guān)鍵字： 嵌入式系統 單片機 中芯國際 CPF CADENCE MCU和嵌入式微處理器
CADENCE與NXP簽訂為時(shí)數年的戰略協(xié)議
- Cadence設計系統公司與飛利浦創(chuàng )辦的獨立公司NXP半導體，今天宣布他們已經(jīng)簽訂一項為時(shí)數年的戰略協(xié)議，改協(xié)議將Cadence®定位為NXP的首選電子設計自動(dòng)化(EDA)解決方案合作伙伴。 此次與Cadence加強戰略合作的舉動(dòng)將會(huì )讓NXP簡(jiǎn)化其供應鏈，并通過(guò)穩定而可靠的自動(dòng)化集成電路(IC)設計及驗證產(chǎn)品提高其運作效率。此舉是兩家公司超過(guò)15年的合作關(guān)系史上的一座重要的里程碑。 本協(xié)議為Cadence和NXP提供了一個(gè)框架，以開(kāi)發(fā)和開(kāi)展需要的IC設計和設計驗證方法學(xué)，從而進(jìn)一步
- 關(guān)鍵字： 消費電子 CADENCE NXP IC 消費電子
Cadence發(fā)布了一系列用于加快數字系統級芯片的新設計產(chǎn)品
- Cadence設計系統公司布了一系列用于加快數字系統級芯片（SoC）設計制造的新設計產(chǎn)品。這些新功能包含在高級Cadence®SoC與定制實(shí)現方案中，為設計階段中關(guān)鍵的制造變化提供了“設計即所得” (WYDIWYG)的建模和優(yōu)化。這可以帶來(lái)根據制造要求靈活調整的物理實(shí)現和簽收能力，便于晶圓廠(chǎng)的簽收。 今天在硅谷的CDNLive!用戶(hù)會(huì )議上，Cadence向領(lǐng)先的半導體設計者和經(jīng)理們展示了自己的45nm設計流程。其對應的產(chǎn)品Cadence Encounter®數字IC設計平臺7.1版本將
- 關(guān)鍵字： 嵌入式系統 單片機 Cadence 數字系統 芯片 嵌入式
Cadence的新“錦囊”減少了采用功能驗證方法學(xué)的風(fēng)險和時(shí)間
- Cadence設計系統公司發(fā)布了面向無(wú)線(xiàn)和消費電子系統級芯片（SoC）設計的業(yè)界最全面的商用的驗證錦囊，幫助工程師們采用先進(jìn)的驗證技術(shù)，減少風(fēng)險和應用難度，以滿(mǎn)足上市時(shí)間要求。 Cadence® SoC功能驗證錦囊提供了一種經(jīng)過(guò)驗證的端到端方法學(xué)，它從模塊級驗證延伸至芯片和系統級高級驗證，并包含用于實(shí)現和管理的自動(dòng)化方法學(xué)。該錦囊可提供完整的實(shí)例驗證規劃、事務(wù)級和時(shí)序精確的模型、設計和驗證IP、腳本和庫文件——它們都在無(wú)線(xiàn)領(lǐng)域的一些具有代表性的設計上得到了驗證，并提供實(shí)用的技術(shù)
- 關(guān)鍵字： 消費電子 Cadence 消費電子
Cadence與Mentor Graphics通過(guò)SystemVerilog驗證方法學(xué)實(shí)現協(xié)作
- Cadence設計系統公司與Mentor Graphics Corp.宣布他們將會(huì )讓一種基于IEEE Std. 1800TM-2005 SystemVerilog標準的驗證方法學(xué)標準化。開(kāi)放式驗證方法學(xué)（Open Verification Methodology, OVM）將會(huì )面向設計師和驗證工程師帶來(lái)一種不受工具約束的解決方案，促進(jìn)數據的可移植性和可互用性。它實(shí)現了SystemVerilog的承諾，擁有基于驗證IP（VIP）
- 關(guān)鍵字： 嵌入式系統 單片機 CADENCE MENTOR GRAPHICS 嵌入式
Cadence與中芯國際推出射頻工藝設計工具包
- Cadence設計系統公司和中芯國際共同宣布，一個(gè)支持射頻設計方案的新的0.18微米SMIC CMOS射頻工藝設計工具包將正式投入使用。 新的0.18微米SMIC CMOS射頻工藝設計工具包(PDK)已成功通過(guò)驗證，正式進(jìn)入中國射頻集成電路設計市場(chǎng)。其驗證包括代表性設計IP的硅交互作用測試，如PLLs，集中于仿真結果和快速設計寄生。 新方案使中國無(wú)線(xiàn)芯片設計者可得到必要的設計軟件和方法學(xué)，以達到確保符合設計意圖的集成電路表現,可縮短并準確的預測設計周期。作為合作方，為了普遍推廣，Cad
- 關(guān)鍵字： 消費電子 嵌入式系統 單片機 Cadence 中芯國際
Cadence與中芯國際推出射頻工藝設計工具包
- Cadence設計系統公司和中芯國際，共同宣布，一個(gè)支持射頻設計方案的新的0.18微米SMIC CMOS射頻工藝設計工具包將正式投入使用。 新的0.18微米SMIC CMOS射頻工藝設計工具包(PDK)已成功通過(guò)驗證，正式進(jìn)入中國射頻集成電路設計市場(chǎng)。其驗證包括代表性設計IP的硅交互作用測試，如PLLs，集中于仿真結果和快速設計寄生。 新方案使中國無(wú)線(xiàn)芯片設計者可得到必要的設計軟件和方法學(xué)，以達到確保符合設計意圖的集成電路表現,可縮短并準確的預測設計周期。作為合作方，為了普遍推廣，Ca
- 關(guān)鍵字： 通訊 無(wú)線(xiàn) 網(wǎng)絡(luò ) Cadence 中芯國際 射頻工藝
Cadence將SiP技術(shù)擴展至最新的定制及數字設計流程
- Cadence設計系統公司宣布，Cadence® SiP（系統級封裝）技術(shù)現已同最新版的Cadence Virtuoso® 定制設計及Cadence Encounter®數字IC設計平臺集成，帶來(lái)了顯著(zhù)的全新設計能力和生產(chǎn)力的提升。通過(guò)與Cadence其它平臺產(chǎn)品的整合，包括Cadence RF SiP Methodology Kit在內，Cadence提供了領(lǐng)先的SiP設計技術(shù)。該項新的Cadence SiP技術(shù)提供了一個(gè)針對自動(dòng)化、集成、可靠性及可重復性進(jìn)行過(guò)程優(yōu)化的專(zhuān)家級
- 關(guān)鍵字： Cadence SiP
cadence介紹
EDA仿真軟件Cadence
--------------------------------------------------------------------------------
Cadence Design Systems Inc.是全球最大的電子設計技術(shù)(Electronic Design Technologies)、程序方案服務(wù)和設計服務(wù)供應商。其解決方案旨在提升和監控半導 [ 查看詳細 ]
cadence相關(guān)帖子
cadence資料下載
cadence視頻
cadence專(zhuān)欄文章
相關(guān)主題
熱門(mén)主題
關(guān)于我們 -
廣告服務(wù) -
企業(yè)會(huì )員服務(wù) -
網(wǎng)站地圖 -
聯(lián)系我們 -
征稿 -
友情鏈接 -
手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權所有 北京東曉國際技術(shù)信息咨詢(xún)有限公司
京ICP備12027778號-2 北京市公安局備案：1101082052 京公網(wǎng)安備11010802012473
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權所有 北京東曉國際技術(shù)信息咨詢(xún)有限公司
京ICP備12027778號-2 北京市公安局備案：1101082052 京公網(wǎng)安備11010802012473