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cadence 文章 進(jìn)入cadence技術(shù)社區
Cadence推出SPB 16.2版本應對小型化產(chǎn)品設計挑戰
- Cadence發(fā)布了SPB 16.2版本，全力解決電流與新出現的芯片封裝設計問(wèn)題。這次的最新版本提供了高級IC封裝/系統級封裝（SiP）小型化、設計周期縮減和DFM驅動(dòng)設計，以及一個(gè)全新的電源完整性建模解決方案。這些新功能可以提高從事單芯片和多芯片封裝/SiP的數字、模擬、RF和混合信號IC封裝設計師的效率。 設計團隊將會(huì )看到，新規則和約束導向型自動(dòng)化能力的推出，解決了高密度互連（HDI）襯底制造的設計方法學(xué)問(wèn)題，而這對于小型化和提高功能密度來(lái)說(shuō)是一個(gè)重要的促進(jìn)因素，因而得以使總體的封裝尺寸大大
- 關(guān)鍵字： 封裝 設計 Cadence SPB
EDA工具：太貴，太便宜？
- 如果你問(wèn)不同的人，會(huì )得出截然相反的結論。 幾年前筆者參加過(guò)某EDA產(chǎn)品發(fā)布會(huì )后，咨詢(xún)一家國內某微電子所的專(zhuān)家對此意見(jiàn)，他說(shuō)：“一套新的設計工具要20萬(wàn)美元！相當于我們所一年的利潤，而且這只是一個(gè)設計工具！”頓時(shí)，筆者為高科技即將造福我國設計業(yè)的興奮勁兒被冷卻了。 但是你去問(wèn)EDA公司，他們的觀(guān)點(diǎn)就不同了。最典型的，記得一家EDA廠(chǎng)商的老總說(shuō)：你不要看一件東西本身的價(jià)格有多少，而要看它實(shí)際帶來(lái)的價(jià)值有多大？如果你拿一個(gè)工具可以開(kāi)發(fā)一個(gè)流行的產(chǎn)品，帶來(lái)了100萬(wàn)美元的
- 關(guān)鍵字： EDA Cadence IC設計業(yè) 居龍先生
Cadence推出C-to-Silicon Compiler
- 加州圣荷塞，2008年7月15日——全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設計師在創(chuàng )建和復用系統級芯片IP的過(guò)程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng )新技術(shù)成為溝通系統級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫(xiě)成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實(shí)現和集成SoC。這種
- 關(guān)鍵字： Cadence SoC C-to-Silicon Compiler 半導體
Cadence推出C-to-Silicon Compiler拓展系統級產(chǎn)品
- 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設計師在創(chuàng )建和復用系統級芯片IP的過(guò)程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng )新技術(shù)成為溝通系統級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫(xiě)成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實(shí)現和集成SoC。這種重要的新功能對于開(kāi)發(fā)新型SoC和系統級IP，用于消費電子、無(wú)
- 關(guān)鍵字： Cadence C-to-Silicon Compiler
Cadence推出C-to-Silicon Compiler拓展系統級產(chǎn)品
- 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設計師在創(chuàng )建和復用系統級芯片IP的過(guò)程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng )新技術(shù)成為溝通系統級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫(xiě)成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實(shí)現和集成SoC。這種重要的新功能對于開(kāi)發(fā)新型SoC和系統級IP，用于消費電子、無(wú)
- 關(guān)鍵字： Cadence RTL SoC IP
CADENCE與Common Platform及ARM合作提供45納米RTL-to-GDSII參考流程
- 全球電子設計創(chuàng )新企業(yè)Cadence設計系統公司(NASDAQ: CDNS)今天宣布面向Common Platform™技術(shù)的45納米參考流程將于2008年7月面向大眾化推出。Cadence®與Common Platform技術(shù)公司包擴IBM、特許半導體制造公司和三星聯(lián)合開(kāi)發(fā)RTL-to-GDSII 45納米流程，滿(mǎn)足高級節點(diǎn)設計需要。該參考流程基于對應Common Power Format（CPF）的Cadence低功耗解決方案，而且還包含來(lái)自Cadence的關(guān)鍵可制造性設計（De
- 關(guān)鍵字： CADENCE Common Platform ARM RTL-to-GDSII 低功耗
Cadence為T(mén)SMC提供高級可制造性設計(DFM)解決方案
- Cadence設計系統公司宣布其多種領(lǐng)先技術(shù)已經(jīng)納入TSMC參考流程9.0版本中。這些可靠的能力幫助設計師使其產(chǎn)品更快地投入量產(chǎn)，提供了自動(dòng)化的、前端到后端的流程，實(shí)現高良品率、省電型設計，面向晶圓廠(chǎng)的40納米生產(chǎn)工藝。 Cadence已經(jīng)在多代的工藝技術(shù)中與TSMC合作，開(kāi)發(fā)參考流程，提供低功耗設計能力和高級DFM方法學(xué)。通過(guò)參考流程9.0，Cadence將這些性能拓展到該晶圓廠(chǎng)的40納米工藝節點(diǎn)，使用光刻物理分析和強化的統計靜態(tài)時(shí)序分析能力，此外一直追隨TSMC參考流程的Cadence已經(jīng)支
- 關(guān)鍵字： Cadence 晶圓 設計 DFM 低功耗
Cadence多種領(lǐng)先技術(shù)納入TSMC參考流程9.0版本
- 全球電子設計創(chuàng )新企業(yè)Cadence設計系統公司(NASDAQ: CDNS)今天宣布其多種領(lǐng)先技術(shù)已經(jīng)納入TSMC參考流程9.0版本中。這些可靠的能力幫助設計師使其產(chǎn)品更快地投入量產(chǎn)，提供了自動(dòng)化的、前端到后端的流程，實(shí)現高良品率、省電型設計，面向晶圓廠(chǎng)的40納米生產(chǎn)工藝。 “TSMC和Cadence之間的合作提供了自動(dòng)化的設計技術(shù)，這是在高級工藝節點(diǎn)上實(shí)現低風(fēng)險和快速量產(chǎn)的必要技術(shù)，”TSMC設計基礎架構營(yíng)銷(xiāo)部高級主管S.T. Juang說(shuō)。 Cadence已經(jīng)在多
- 關(guān)鍵字： Cadence TSMC DFM
Cadence與UMC推出65納米低功耗參考設計流程
- 全球電子設計創(chuàng )新企業(yè)Cadence設計系統公司 (NASDAQ: CDNS)與領(lǐng)先的全球半導體晶圓廠(chǎng)UMC (NYSE: UMC, TSE: 2303)今天宣布推出基于通用功率格式（CPF）的低功耗參考設計流程，面向UMC 65納米工藝。該參考流程讓客戶(hù)能夠在使用UMC的低功耗套件時(shí)實(shí)現最佳的65納米低功耗設計，該套件中包含了基于CPF的庫和其他知識產(chǎn)權。 這種65納米低功耗參考流程使用UMC的“Leon”測試芯片作為參考設計。Leon是一個(gè)開(kāi)放源碼的32位RISC微處理
- 關(guān)鍵字： Cadence UMC 低功耗 Leon CPF
Cadence推出對應OVM的驗證IP
- 全球電子設計創(chuàng )新企業(yè)Cadence 設計系統公司(NASDAQ: CDNS)今天宣布推出首批兩款對應開(kāi)放式驗證方法學(xué)（OVM）的高級測試平臺驗證IP（VIP）產(chǎn)品。這些改進(jìn)能夠讓迅猛發(fā)展的OVM用戶(hù)團體輕松獲得Cadence®指標導向型驗證解決方案，可預測地實(shí)現高質(zhì)量驗證閉合。AMBA® 3 AXI ™ 和AMBA AHB™ VIP已經(jīng)在數百種設計中得以證明，現在作為多語(yǔ)言的通用驗證組件（Universal Verification Components ,UV
- 關(guān)鍵字： Cadence OVM 驗證IP VIP
Cadence強化的高級節點(diǎn)設計解決方案對定制IC設計實(shí)現經(jīng)過(guò)實(shí)際生產(chǎn)驗證的改良
- 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司(納斯達克: CDNS)，今天公布了一系列新的定制IC設計功能，幫助芯片制造商加快大型復雜設計的量產(chǎn)化，尤其是在65納米及以下的高級節點(diǎn)工藝。這些經(jīng)過(guò)實(shí)際生產(chǎn)證明對Virtuoso?技術(shù)的提升，進(jìn)一步強化了Cadence用于降低風(fēng)險和提升生產(chǎn)力的同時(shí)管理幾何尺寸與復雜性的全套解決方案。 對Virtuoso? 定制設計平臺的主要改進(jìn)將會(huì )出現在最新版本中，提供更為緊密的可生產(chǎn)性整合、更好的寄生分析，更快的仿真工具，用于精確而高效地驗證
- 關(guān)鍵字： Cadence IC 定制數字 模擬/混合信號 系統級芯片設計 Virtuoso
Cadence新技術(shù)加速模擬和混合信號驗證
- 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司(納斯達克: CDNS)，今天宣布Cadence®Virtuoso® Spectre® Circuit Simulator中的高級“turbo”技術(shù)目前已經(jīng)推出，這是業(yè)界領(lǐng)先的模擬SPICE電路仿真器，獲得了全面的晶圓廠(chǎng)支持。這種turbo技術(shù)能夠在提升性能的同時(shí)，確保硅片的精確性，讓設計師能夠驗證他們復雜的大型模擬設計，例如PLL(phase-locked loops)、ADC(analog-to-di
- 關(guān)鍵字： Cadence turbo Cadence?Virtuoso? Spectre? Circuit Simulator
Cadence聯(lián)手香港科技園
- 中國香港，2008年2月19日——全球電子設計創(chuàng )新領(lǐng)導廠(chǎng)商Cadence設計系統公司(納斯達克: CDNS)今天宣布香港科技園公司（香港科技園）已經(jīng)選擇Cadence為其通信、無(wú)線(xiàn)、移動(dòng)和多媒體產(chǎn)業(yè)的客戶(hù)提供更先進(jìn)的EDA技術(shù)和解決方案。通過(guò)與Cadence的合作，香港科技園幫助香港政府為眾多中小型IC企業(yè)提供支持。此外，該合作關(guān)系再次確認了Cadence做為EDA供應商在香港的領(lǐng)先地位。 “通過(guò)我們與全球領(lǐng)先的EDA供應商Cadence的合作，香港IC設計平臺已
- 關(guān)鍵字： Cadence 香港科技園
CADENCE硬件仿真器在Ethernet交換芯片驗證中的應用
- 隨著(zhù)網(wǎng)絡(luò )通信的高速發(fā)展，集成多種內容的以太網(wǎng)交換芯片在網(wǎng)絡(luò )通信中起著(zhù)越來(lái)越重要的作用，如何加快以太網(wǎng)交換芯片的開(kāi)發(fā)速度，縮短驗證的周期，是我們面臨的重要課題，為此，我們選用了CADENCE硬件仿真器Palladium作為驗證加速平臺。 1 概述 隨著(zhù)網(wǎng)絡(luò )通信的高速發(fā)展，集成多種內容的以太網(wǎng)交換芯片在網(wǎng)絡(luò )通信中起著(zhù)越來(lái)越重要的作用，如何加快以太網(wǎng)交換芯片的開(kāi)發(fā)速度，縮短驗證的周期，是我們面臨的重要課題，為此，我們選用了Cadence硬件仿真器Palladium作為驗證加速平臺。 Cad
- 關(guān)鍵字： CADENCE
Cadence攜手ARM為多核與低功耗器件提供參考方法學(xué)
- Cadence設計系統公司與ARM 宣布推出兩種由它們聯(lián)合開(kāi)發(fā)的新的實(shí)現參考方法學(xué)，一種用于A(yíng)RM11(TM) MPCore(TM)多核處理器，另一種用于A(yíng)RM1176JZF-S(TM)處理器的低功耗實(shí)現，后者集成了ARM® Intelligent Energy Manager (IEM(TM))技術(shù)。針對這兩款ARM處理器的這些Cadence參考方法學(xué)是兩個(gè)公司緊密合作的成果，為設計多核、低功耗器件的共同客戶(hù)提供了增強的設計解決方案。 “Cadence低功耗解決方案包括Encounte
- 關(guān)鍵字： 嵌入式系統 單片機 Cadence ARM 處理器 MCU和嵌入式微處理器
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Cadence Design Systems Inc.是全球最大的電子設計技術(shù)(Electronic Design Technologies)、程序方案服務(wù)和設計服務(wù)供應商。其解決方案旨在提升和監控半導 [ 查看詳細 ]
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