中芯國際采用 Cadence DFM解決方案

　　今天宣布，中芯國際集成電路制造有限公司采用了 Cadence(R) Litho Physical Analyzer 與 Cadence Litho Electrical Analyzer，從而能夠更準確地預測壓力和光刻差異對65和45納米半導體設計性能的影響。Cadence Litho Electrical Analyzer -- 半導體行業(yè)第一個(gè)用于各大領(lǐng)先半導體公司從90到40納米生產(chǎn)中的DFM電氣解決方案 -- 與 Cadence Litho Physical Analyzer 結合，形成了一個(gè)能精確預測最終硅片結果的流程。

　　此前單個(gè)單元和庫的電氣行為可在一個(gè)單獨的環(huán)境中進(jìn)行預先標示，該單獨環(huán)境在給定的、基于目標制程技術(shù)的設計中使用時(shí)可保持一致性。在65及更小納米，單元的每次放置都產(chǎn)生了自己的一套物理和電氣差異，這些差異與鄰近的單元或環(huán)境有關(guān)。這種“與環(huán)境有關(guān)的差異”已成為關(guān)鍵的問(wèn)題，可導致芯片設計失敗。Cadence Encounter(R) Digital Implementation System (EDI) 無(wú)縫地整合了 Litho Physical Analyzer 與 Litho Electrical Analyzer，可在全芯片實(shí)現之前進(jìn)行嚴苛的、與環(huán)境有關(guān)的單元物理與電氣簽收。該流程利用了模型化的物理與電氣可制造性 (DFM) 技術(shù)，可提高標準單元庫、知識產(chǎn)權 (IP) 核、及全芯片的品質(zhì)和可靠性，從而提高完整芯片的制造成品率。

　　“在65和45納米上必須解決物理和電氣差異，這需要一種整體性的方法，它要始于單元級別，并考慮到設計的整個(gè)環(huán)境，”中芯國際設計服務(wù)中心副總裁劉明剛表示，”通過(guò) Cadence 的 DFM 流程，我們能夠分析單元和 IP 差異，并能對它們在真實(shí)硅片中的性能進(jìn)行精確建模。 通過(guò)標示和減少差異，我們的客戶(hù)將能減少防護帶并制出更高品質(zhì)的硅片。該解決方案還能實(shí)現近線(xiàn)性可擴展性，而這對于全芯片電氣 DFM 驗證流程來(lái)說(shuō)是必需的。

　　Cadence 已開(kāi)發(fā)出業(yè)界最完整的設計側 DFM 預防、分析和簽收方法學(xué)之一，并包括 Encounter Digital Implementation System 設計側優(yōu)化。它也被用于32和28納米庫的差異建模。“快速、精確、與環(huán)境有關(guān)的單元光刻與壓力效應差異建模，對實(shí)現65納米及以下節點(diǎn)實(shí)現有價(jià)值生產(chǎn)設計非常關(guān)鍵，”Cadence 實(shí)現集團研發(fā)副總裁徐季平表示。“眾多一次硅片成功已證明了高容量半導體設計 DFM 分析工具的價(jià)值。”