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rtl-to-gdsii 文章 進(jìn)入rtl-to-gdsii技術(shù)社區
西門(mén)子發(fā)布Tessent RTL Pro強化可測試性設計能力
- 西門(mén)子數字化工業(yè)軟件近日推出 Tessent? RTL Pro 創(chuàng )新軟件解決方案，旨在幫助集成電路 (IC) 設計團隊簡(jiǎn)化和加速下一代設計的關(guān)鍵可測試性設計 (DFT) 任務(wù)。隨著(zhù) IC 設計規模不斷增大、復雜性持續增長(cháng)，工程師需要在設計早期階段發(fā)現并解決可測試性問(wèn)題，西門(mén)子的 Tessent 軟件可以在設計流程早期階段分析和插入大多數 DFT 邏輯，執行快速綜合，運行 ATPG（自動(dòng)測試向量生成），以發(fā)現和解決異常模塊并采取適當的措施，滿(mǎn)足客戶(hù)不斷增長(cháng)的需求。Tessent RTL Pro 進(jìn)一步擴展了
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Cadence擴展JasperGold平臺用于高級形式化RTL簽核
- 楷登電子(美國Cadence公司)今日正式發(fā)布JasperGold? 形式驗證平臺擴展版，引入高級形式化驗證技術(shù)的JasperGold Superlint和Clock Domain Crossing (CDC)應用，以滿(mǎn)足JasperGold形式驗證技術(shù)在RTL設計領(lǐng)域的簽核要求。較現有驗證解決方案，Superlint和CDC應用提高了IP設計質(zhì)量，后期RTL變更最高減少80%， IP開(kāi)發(fā)時(shí)間縮短4周。如需了解更多關(guān)于JasperGold技術(shù)
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Mentor Graphics Catapult 平臺將設計啟動(dòng)到驗證收斂的
- Mentor Graphics 公司今天發(fā)布了最新版的 Catapult? 平臺。與傳統手工編碼的寄存器傳輸級 (RTL) 相比，該平臺將硬件設計的時(shí)間從設計啟動(dòng)到 RTL 驗證收斂縮短了 50%。雖然現有的高級綜合 (HLS) 方法可將設計和驗證生產(chǎn)率提高多達 10 倍，但是完成最終 RTL 驗證所需的時(shí)間還是可能會(huì )抵消這些優(yōu)勢。而此次發(fā)布的 Catapult 平臺結合 HLS 與成熟可靠的驗證方法以及新工具，其中，新工具能夠在 C++/SystemC 級驗證收斂(實(shí)現 C++/SystemC si
- 關(guān)鍵字： Mentor RTL
數字電路設計入門(mén)之數字設計的任務(wù)和兩項基本功
- 這次我們講一講如何入門(mén)學(xué)習硬件描述語(yǔ)言和數字邏輯電路;學(xué)習數字邏輯電路，我推薦的一本書(shū)就是--《數字設計-原理與實(shí)踐》，其他的深入點(diǎn)可以看看《完整數字設計》;而對于硬件描述語(yǔ)言呢?有兩個(gè)原則，一個(gè)是買(mǎi)書(shū)的原則，一個(gè)是看書(shū)的原則。首先，你必須買(mǎi)兩類(lèi)書(shū)，一類(lèi)是語(yǔ)法書(shū)，平常使用的時(shí)候可以查一查某些語(yǔ)法;一類(lèi)是，對語(yǔ)言的使用的講解和使用的方法(如何書(shū)寫(xiě)RTL，如何設計電路，如何調試代碼，使用仿真器等);我用過(guò)一年的VHDL和兩年的Verilog;作為過(guò)來(lái)人，我想介紹一些比較好的書(shū)給入門(mén)者，避免大家走彎路。
- 關(guān)鍵字： Verilog RTL
FPGA入門(mén)者必讀寶典：詳述開(kāi)發(fā)流程每一環(huán)節的物理含義和實(shí)現目標
- 要知道，要把一件事情做好，不管是做哪們技術(shù)還是辦什么手續，明白這個(gè)事情的流程非常關(guān)鍵，它決定了這件事情的順利進(jìn)行與否。同樣，我們學(xué)習FPGA開(kāi)發(fā)數字系統這個(gè)技術(shù)，先撇開(kāi)使用這個(gè)技術(shù)的基礎編程語(yǔ)言的具體語(yǔ)法、使用工具和使用技巧不談，咱先來(lái)弄清楚FPGA的開(kāi)發(fā)流程是什么。 FPGA的開(kāi)發(fā)流程是遵循著(zhù)ASIC的開(kāi)發(fā)流程發(fā)展的，發(fā)展到目前為止，FPGA的開(kāi)發(fā)流程總體按照圖1進(jìn)行，有些步驟可能由于其在當前項目中的條件的寬度的允許，可以免去，比如靜態(tài)仿真過(guò)程，這樣來(lái)達到項目時(shí)間上的優(yōu)勢。但是，大部分的流程步
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精確估算SoC設計動(dòng)態(tài)功率的新方法
- 通過(guò)省去基于文件的流程，新工具可提供完整的 RTL 功率探測和精確的門(mén)級功率分析流程。 在最近發(fā)布的一篇文章中，筆者強調了當前動(dòng)態(tài)功耗估算方法的內在局限性。簡(jiǎn)單來(lái)說(shuō)，當前的方法是一個(gè)基于文件的流程，其中包括兩個(gè)步驟。第一步，軟件模擬器或硬件仿真器會(huì )在一個(gè)交換格式 (SAIF) 文件中跟蹤并累積整個(gè)運行過(guò)程中的翻轉活動(dòng)，或在快速信號數據庫 (FSDB) 文件中按周期記錄每個(gè)信號的翻轉活動(dòng)。第二步，使用一個(gè)饋入 SAIF 文件的功率估算工具計算整個(gè)電路的平均功耗，或使用 FSDB 文件計算設計時(shí)間和
- 關(guān)鍵字： SoC RTL
精確估算SoC設計動(dòng)態(tài)功率的新方法
- 通過(guò)省去基于文件的流程，新工具可提供完整的 RTL 功率探測和精確的門(mén)級功率分析流程。 在最近發(fā)布的一篇文章中，筆者強調了當前動(dòng)態(tài)功耗估算方法的內在局限性。簡(jiǎn)單來(lái)說(shuō)，當前的方法是一個(gè)基于文件的流程，其中包括兩個(gè)步驟。第一步，軟件模擬器或硬件仿真器會(huì )在一個(gè)交換格式 (SAIF) 文件中跟蹤并累積整個(gè)運行過(guò)程中的翻轉活動(dòng)，或在快速信號數據庫 (FSDB) 文件中按周期記錄每個(gè)信號的翻轉活動(dòng)。第二步，使用一個(gè)饋入 SAIF 文件的功率估算工具計算整個(gè)電路的平均功耗，或使用 FSDB 文件計算設計時(shí)間和
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不同的verilog代碼風(fēng)格看RTL視圖之二
- 這次要說(shuō)明的一個(gè)問(wèn)題是我在做一個(gè)480*320液晶驅動(dòng)的過(guò)程中遇到的，先看一個(gè)簡(jiǎn)單的對比，然后再討論不遲。 這個(gè)程序是在我的液晶驅動(dòng)設計中提取出來(lái)的。假設是x_cnt不斷的增加，8bit的x_cnt加一個(gè)周期回到0后，y_cnt加1，如此循環(huán)，本意是要讓下面的dout信號只有在x_cnt>=5 & y_cnt=0或者x_cnt<= 4,y_cnt=1這個(gè)區間內為1，其它時(shí)刻內為0。一般而言會(huì )有如下兩種描述，前者是時(shí)序邏輯，后者是組合邏輯。當然除了下面兩種編碼風(fēng)格外，還可以有很
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不同的verilog代碼風(fēng)格看RTL視圖之一
- 剛開(kāi)始玩CPLD/FPGA開(kāi)發(fā)板的時(shí)候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說(shuō)功耗小體積小，但是資源還是很小的，你寫(xiě)點(diǎn)稍微復雜的程序，如果不注意coding style，很容易就溢出了。當時(shí)做一個(gè)三位數的解碼基本就讓我苦死了，對coding style的重要性也算是有一個(gè)比較深刻的認識了。 后來(lái)因為一直在玩xilinx的spartan3 xc3s400，這塊芯片資源相當豐富，甚至于我在它里面緩存了一幀640*480*3/8BYTE的數據都沒(méi)有問(wèn)題(VGA顯示用)。而最近
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淺淡邏輯設計的學(xué)習(一)
- 我接觸邏輯設計有三年多的時(shí)間了，說(shuō)是三年，其實(shí)真正有大的提高就是在公司實(shí)習的那一年期間。在即將去公司報到之前，把一些東西寫(xiě)下來(lái)，希望讓大家少走些彎路。 學(xué)習邏輯設計首先要有項目掛靠，如果你覺(jué)得未來(lái)一段時(shí)間你都不可能有的話(huà)，接下來(lái)的內容你就沒(méi)有必要再看了，花的時(shí)間再多也只能學(xué)到皮毛--很多細節的問(wèn)題光寫(xiě)代碼是發(fā)現不到的。而且要真正入門(mén)，最好要多做幾個(gè)項目(這三年大大小小的項目我做有七八個(gè))，總線(xiàn)型的和數字信號處理型的最好都要接觸一些，因為這兩個(gè)方向的邏輯設計差異比較大：前者主要是控制型的，會(huì )涉及到
- 關(guān)鍵字： 邏輯設計 IC RTL
解析FPGA低功耗設計
- 在項目設計初期，基于硬件電源模塊的設計考慮，對FPGA設計中的功耗估計是必不可少的。筆者經(jīng)歷過(guò)一個(gè)項目，整個(gè)系統的功耗達到了100w,而單片FPGA的功耗估計得到為20w左右，有點(diǎn)過(guò)高了，功耗過(guò)高則會(huì )造成發(fā)熱量增大，溫度高最常見(jiàn)的問(wèn)題就是系統重啟，另外對FPGA內部的時(shí)序也不利，導致可靠性下降。其它硬件電路的功耗是固定的，只有FPGA的功耗有優(yōu)化的余地，因此硬件團隊則極力要求筆者所在的FPGA團隊盡量多做些低功耗設計。筆者項目經(jīng)歷尚淺，還是第一次正視功耗這碼事兒，由于項目時(shí)間比較緊，而且xilinx方
- 關(guān)鍵字： FPGA 低功耗 RTL
Excellicon工具被燦芯半導體采用，用以縮短時(shí)序收斂過(guò)程加快產(chǎn)品交付
- Excellicon公司，一家時(shí)序約束分析和調試解決方案的供應商，可以提供自動(dòng)化的時(shí)序約束編輯、編譯、管理、實(shí)現和驗證，日前宣布其產(chǎn)品被燦芯半導體采用，燦芯半導體是一家背靠中芯國際集成電路制造有限公司的設計服務(wù)公司，提供復雜的SOC和ASIC設計服務(wù)?！ xcellicon工具很好的幫助燦芯半導體生成靈活的、客制化的、符合成本效益的設計流程，以便縮短復雜芯片的設計開(kāi)發(fā)時(shí)間，該工具可以滿(mǎn)足復雜的時(shí)序約束開(kāi)發(fā)、驗證和管理需求。Excellicon工具有望加快時(shí)序收斂過(guò)程并消除設計和實(shí)現工程之間無(wú)數次迭代
- 關(guān)鍵字： Excellicon 燦芯 RTL
rtl-to-gdsii介紹
您好，目前還沒(méi)有人創(chuàng )建詞條rtl-to-gdsii!
歡迎您創(chuàng )建該詞條，闡述對rtl-to-gdsii的理解，并與今后在此搜索rtl-to-gdsii的朋友們分享。 創(chuàng )建詞條
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