Cadence多種領(lǐng)先技術(shù)納入TSMC參考流程9.0版本

　　全球電子設計創(chuàng )新企業(yè)Cadence設計系統公司(NASDAQ: CDNS)今天宣布其多種領(lǐng)先技術(shù)已經(jīng)納入TSMC參考流程9.0版本中。這些可靠的能力幫助設計師使其產(chǎn)品更快地投入量產(chǎn)，提供了自動(dòng)化的、前端到后端的流程，實(shí)現高良品率、省電型設計，面向晶圓廠(chǎng)的40納米生產(chǎn)工藝。

　　“TSMC和Cadence之間的合作提供了自動(dòng)化的設計技術(shù)，這是在高級工藝節點(diǎn)上實(shí)現低風(fēng)險和快速量產(chǎn)的必要技術(shù)，”TSMC設計基礎架構營(yíng)銷(xiāo)部高級主管S.T. Juang說(shuō)。

　　Cadence已經(jīng)在多代的工藝技術(shù)中與TSMC合作，開(kāi)發(fā)參考流程，提供低功耗設計能力和高級DFM方法學(xué)。通過(guò)參考流程9.0，Cadence將這些性能拓展到該晶圓廠(chǎng)的40納米工藝節點(diǎn)，使用光刻物理分析和強化的統計靜態(tài)時(shí)序分析能力，此外一直追隨TSMC參考流程的Cadence已經(jīng)支持Si2通用功率格式（CPF）有一年多的時(shí)間，而現在加入了新的功能，補充了全面綜合的Cadence®低功耗解決方案，幫助提供快速而精確的低功耗設計。

　　“我們今天提供的是一種可靠的方法學(xué)，為高級節點(diǎn)和低功耗設計降低風(fēng)險和加快量產(chǎn)化，”Cadence IC數字與Power Forward部全球副總裁徐季平說(shuō)。“我們與TSMC的深入合作從制造變異模型(modeling manufacturing variation)拓展到硅相關(guān)的低功耗技術(shù)，提高大量產(chǎn)化芯片的制造能力。”

　　這次Cadence對TSMC參考流程9.0版追加的新功能包括一種透明的中間工藝節點(diǎn)(half-node)設計流程，支持TSMC的40納米工藝技術(shù)。這包括支持40納米布局與繞線(xiàn)規則、一個(gè)全面的可測試型(design-for-test) 設計流程、結合成品率考量的漏電功耗和時(shí)序的計算、增強的基于統計學(xué)的SI時(shí)序分析、層次化的lithographic physical分析、時(shí)序與漏電分析、層次化和并行的臨界域分析和優(yōu)化、基于CMP考量的RC抽取、clock buffer placement的優(yōu)化、 multi-mode multi-corner分析、以及層次化的dummy metal fill。

　　Cadence對TSMC參考流程9.0版的支持為40納米工藝技術(shù)提供了高級DFM、功耗、布線(xiàn)與模擬功能。該硅相關(guān)型技術(shù)包括：

　　1用于物理實(shí)現的時(shí)序、LEF、Cap libraries和綜合的臨界區域分析，使用Cadence SoC Encounter™ RTL-to-GDSII 系統，包含RTL Compiler與Encounter Timing System。
　　2TSMC 認可的布線(xiàn)可印刷性檢查(layout printability checking)，包括使用Cadence Litho Physical Analyzer其進(jìn)行層次化的分析與熱點(diǎn)偵測，并使用Cadence Cadence Chip Optimizer自動(dòng)修復。
　　3使用Cadence CMP Predictor用于電子熱點(diǎn)偵測，實(shí)現化學(xué)機械拋光(Chemical Mechanical Polishing)（厚度）預測。
　　4層次化的CMP與層次化的dummy metal fill，使用SoC Encounter系統與DFM解決方案。
　　5使用Cadence QRC Extraction進(jìn)行功能級有VCMP意識的區塊與芯片級RC提取。
　　6使用對應CPF的RTL-to-GDSII低功耗解決方案特別涵蓋macro modeling、I/O pad modeling, secondary power domains和層次化的流程進(jìn)行IP復用。
　　7使用VoltageStorm® PE和DG Option進(jìn)行IR、EM和功率分析。
　　8應用dynamic IR drop reduction進(jìn)行高級multi-mode, multi-corner clock-tree synthesis。
　　9使用統計靜態(tài)時(shí)序分析進(jìn)行thermal runaway分析與熱感知靜態(tài)時(shí)序分析。
　　10使用Encounter Test進(jìn)行XOR壓縮與True Time At-Speed ATPG。

　　TSMC 最近向功耗前鋒倡議(Power Forward Initiative)的出版物《低功耗設計使用指南——用戶(hù)的CPF體驗》投了一篇稿，詳細介紹了Cadence低功耗設計方法學(xué)的實(shí)際使用。該指南由功耗前鋒倡議于2008年3月發(fā)布，已經(jīng)被下載了2500多次。這份持續更新的網(wǎng)絡(luò )指南可以在功耗前鋒倡議的網(wǎng)站免費下載，網(wǎng)址是：www.powerforward.org.