Cadence與UMC推出65納米低功耗參考設計流程

　　全球電子設計創(chuàng )新企業(yè)Cadence設計系統公司 (NASDAQ: CDNS)與領(lǐng)先的全球半導體晶圓廠(chǎng)UMC (NYSE: UMC, TSE: 2303)今天宣布推出基于通用功率格式（CPF）的低功耗參考設計流程，面向UMC 65納米工藝。該參考流程讓客戶(hù)能夠在使用UMC的低功耗套件時(shí)實(shí)現最佳的65納米低功耗設計，該套件中包含了基于CPF的庫和其他知識產(chǎn)權。

　　這種65納米低功耗參考流程使用UMC的“Leon”測試芯片作為參考設計。Leon是一個(gè)開(kāi)放源碼的32位RISC微處理器內核，含有其它復雜元件包括SRAM。這種Leon芯片被分成多個(gè)電壓域，使用Cadence低功耗解決方案進(jìn)行設計、驗證、實(shí)現與分析。經(jīng)過(guò)Leon測試芯片證明，該65納米參考設計流程與UMC低功耗工具包的結合能夠在提高效率的同時(shí)管理設計復雜性、縮短上市時(shí)間并降低制造風(fēng)險。

　　該UMC 65納米低功耗參考設計流程重點(diǎn)突出了Cadence低功耗解決方案的一些主要性能，包括 Cadence Incisive® 統一模擬器進(jìn)行門(mén)級低功耗模擬；Cadence Encounter® RTL Compiler進(jìn)行合成、低功耗與DFT單元插入；Encounter Conformal Low Power進(jìn)行等效驗證與低功耗設計實(shí)現檢查；用于A(yíng)TPG的Encounter Test；用于區塊配置、功率規劃和布局與繞線(xiàn)的 SoC Encounter RTL-to-GDSII系統；用于時(shí)序和SI簽收的Encounter Timing System；Cadence QRC Extraction；用于靜態(tài)功率與IR分析的VoltageStorm® PE；和功率提升時(shí)對突波電流進(jìn)行動(dòng)態(tài)分析的VoltageStorm DG 與 Virtuoso® UltraSim。此外，UMC的低功耗套件，包括其對應CPF的庫，被確認為參考設計流程開(kāi)發(fā)的一部分。

　　“我們正在與Cadnece緊密合作，解決設計師在65納米下面臨的復雜設計問(wèn)題，同時(shí)通過(guò)綜合的低功耗解決方案實(shí)現更快的量產(chǎn)化，”UMC的設計方法學(xué)副總裁錢(qián)達生(Darsun Tsien)說(shuō)。“通過(guò)我們與Cadence的長(cháng)期合作，我們能夠為設計師提供經(jīng)過(guò)驗證的低功耗技術(shù)，管理功耗問(wèn)題并實(shí)現大膽的快速上市目標。”

　　“這種基于CPF的流程是Cadence與UMC共同合作的成果，加快了低功耗設計的實(shí)現，”Cadence前鋒倡議與IC數字部門(mén)全球副總裁徐季平(Chi-Ping Hsu)說(shuō)。“UMC工藝技術(shù)與Cadence低功耗解決方案的結合為我們的共同客戶(hù)提供了實(shí)現大膽項目目標的能力，同時(shí)能夠在整個(gè)設計過(guò)程中保持低功耗目標。”

　　供應情況

　　該參考流程套件包含設計資源、執行腳本、一本操作說(shuō)明書(shū)和一本全面的工作手冊。該65納米低功耗參考設計流程將于2008年7月通過(guò)UMC銷(xiāo)售部門(mén)提供。