Cadence推出SPB 16.2版本應對小型化產(chǎn)品設計挑戰

　　Cadence發(fā)布了SPB 16.2版本，全力解決電流與新出現的芯片封裝設計問(wèn)題。這次的最新版本提供了高級IC封裝/系統級封裝（SiP）小型化、設計周期縮減和DFM驅動(dòng)設計，以及一個(gè)全新的電源完整性建模解決方案。這些新功能可以提高從事單芯片和多芯片封裝/SiP的數字、模擬、RF和混合信號IC封裝設計師的效率。

　　設計團隊將會(huì )看到，新規則和約束導向型自動(dòng)化能力的推出，解決了高密度互連（HDI）襯底制造的設計方法學(xué)問(wèn)題，而這對于小型化和提高功能密度來(lái)說(shuō)是一個(gè)重要的促進(jìn)因素，因而得以使總體的封裝尺寸大大縮小。通過(guò)促成團隊型設計，多個(gè)設計師可以同時(shí)進(jìn)行同一個(gè)設計，從而可以縮短設計周期，讓總設計時(shí)間大大縮短，實(shí)現了快速上市。 當今業(yè)界圍繞低功耗設計，尤其是在無(wú)線(xiàn)設備以及使用電池的設備中，高效的供電網(wǎng)絡(luò )（PDN）對于滿(mǎn)足功耗管理目標是至關(guān)重要的。新的電源完整性技術(shù)讓設計師能夠高效率地解決供電設計問(wèn)題，實(shí)現用電的充分性、高效性和穩定性。

　　此外，通過(guò)與制造設備領(lǐng)先廠(chǎng)商Kulicke & Soffa達成協(xié)議，Cadence使用 Kulicke & Soffa認證的鍵合線(xiàn)IP配置庫，實(shí)現了DFM導向型鍵合線(xiàn)設計，提高了產(chǎn)出率并減少了制造延遲。

　　SPB 16.2版本將于2008年第四季度上市?？蛻?hù)可以在9月9日~11日舉行的CDNLive!硅谷會(huì )議上看到Allegro PCB及IC封裝/SiP流程的樣本，或者在9月8日注冊為techtorial會(huì )員。同時(shí)，SPB16.2版本將在9月14日~19日于圣克拉拉舉行的PCB West展會(huì )上的EMA展臺進(jìn)行展示。