Cadence推出C-to-Silicon Compiler

　　加州圣荷塞，2008年7月15日——全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設計師在創(chuàng )建和復用系統級芯片IP的過(guò)程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng )新技術(shù)成為溝通系統級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫(xiě)成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實(shí)現和集成SoC。這種重要的新功能對于開(kāi)發(fā)新型SoC和系統級IP，用于消費電子、無(wú)線(xiàn)和有線(xiàn)網(wǎng)絡(luò )市場(chǎng)的公司尤其可貴。

　　“今年初，Cadence勾畫(huà)出它擴張到系統級相關(guān)領(lǐng)域的戰略，這是我們一個(gè)叫做的‘Sydney’重要內部聯(lián)盟倡議的一部分，”Cadence產(chǎn)品與技術(shù)部執行副總裁Jim Miller說(shuō)，“C-to-Silicon Compiler是我們提供的第一款新產(chǎn)品，這是我們全盤(pán)愿景的一部分，讓客戶(hù)可以減少系統規格與設計實(shí)現之間的反復，并為IP創(chuàng )建與復用提高設計師的生產(chǎn)力,這些在消費電子、無(wú)線(xiàn)和有線(xiàn)網(wǎng)絡(luò )市場(chǎng)是特別重要的。”

　　C-to-Silicon Compiler讓工程師可以在更高的提取級別上工作，并且幫助硬件微架構的分析自動(dòng)進(jìn)行。設計師的生產(chǎn)力大大提高，因為該技術(shù)可以自動(dòng)轉化和優(yōu)化從C/C++和SystemC到可綜合的Verilog® RTL (包含斷言)所描述的提取行為，進(jìn)行實(shí)現、驗證和SoC集成。

　　C-to-Silicon Compiler有兩個(gè)非常與眾不同的性能: 嵌入式邏輯綜合, 使用 Cadence Encounter® RTL Compiler 全局綜合確保高精確性和高質(zhì)量的執行結果用于混合控制和數據分支的設計.; 以及一個(gè) behavior-structure-timing 數據庫提供可以實(shí)現真實(shí)的增量綜合, 例如, 只重新綜合設計更改的部分, 而其余的部分不動(dòng). 最后, 是支持驗證, C-to-Silicon Compiler生成RTL的快速時(shí)序精準的硬件模型, 使用Incisive®硬件模擬和 Palladium®/Xtreme® 仿真加速產(chǎn)品進(jìn)行快速映射到RTL驗證.

　　The C-to-Silicon Compiler 技術(shù)由大量來(lái)自客戶(hù)的投入開(kāi)發(fā)而成,例如Hitachi 和Renesas, 他們正在進(jìn)行從系統級IP開(kāi)始的IC產(chǎn)品開(kāi)發(fā).. 

　　“從早期階段，Renesas就已經(jīng)評估了C-to-Silicon Compiler，并在其開(kāi)發(fā)過(guò)程中為Cadence提供了廣泛的指導，”瑞薩技術(shù)公司LSI產(chǎn)品技術(shù)部設計技術(shù)部門(mén)總經(jīng)理Hisaharu Miwa說(shuō)，“我們已經(jīng)發(fā)現，C-to-Silicon Compiler在現有RTL基礎設計流程之上大大改良，我們最近已經(jīng)將其應用于很多新IP設計中，讓Renesas的工程師獲得卓越的生產(chǎn)力。”

　　“Hitachi同Cadence合作進(jìn)行C-to-Silicon Compiler開(kāi)發(fā)已經(jīng)兩年多了, 我們對結果非常滿(mǎn)意,” Hitachi硬件 MONOZUKURI部門(mén)-MONOZUKURI Innovation Operation設計平臺中心經(jīng)理Teruhisa Shimizu說(shuō),  “我們正在規劃將C-to-Silicon Compiler 用于幾個(gè)產(chǎn)品的設計中. 這一機器自動(dòng)生成的RTL相當于或者更優(yōu)于人工生成的RTL,但是只需花費更少的精力. 我們期望這一新的技術(shù)將充分地提升生產(chǎn)力并在Hitachi 開(kāi)發(fā)新的系統設計中提升品質(zhì)..” 
 
　　“半導體供應商與嵌入式系統制造商面臨巨大壓力，要大大縮短開(kāi)發(fā)周期，并提高工程效率。新設計的復雜性，以及在工程階段早期檢驗硬件和軟件的需要，正在驅動(dòng)客戶(hù)和供應商對能夠描述更高提取層上硬件的技術(shù)提供支持，而這也恰好符合RTL設計與驗證流程，” Venture 
Development Corporation嵌入式軟件部高級分析師兼程序經(jīng)理Matt Volckmann說(shuō)，“。這次宣布推出C-to-Silicon 編譯器，Cadence有了更好的市場(chǎng)定位，利用其在系統驗證方面的領(lǐng)先地位，拓展到系統設計領(lǐng)域。”