英特爾 VS 三星 VS 臺積電，愈演愈烈

三大尖端代工廠(chǎng)——英特爾、三星和臺積電——已開(kāi)始填補其路線(xiàn)圖中的一些關(guān)鍵部分，為未來(lái)幾代芯片技術(shù)增加了積極的交付日期，并為顯著(zhù)提高性能和縮短定制設計的交付時(shí)間奠定了基礎。

與過(guò)去不同，過(guò)去只有一張行業(yè)路線(xiàn)圖決定如何進(jìn)入下一個(gè)工藝節點(diǎn)，而如今，三家最大的代工廠(chǎng)正越來(lái)越多地開(kāi)辟自己的道路。它們都朝著(zhù)同一個(gè)大方向前進(jìn)，擁有 3D 晶體管和封裝、一系列支持和擴展技術(shù)以及更大、更多樣化的生態(tài)系統。但它們在方法、架構和第三方支持方面出現了一些關(guān)鍵差異。

這三者的路線(xiàn)圖顯示，晶體管的微縮將至少持續到 18/16/14 埃范圍，未來(lái)某個(gè)時(shí)候可能會(huì )從納米片和叉片場(chǎng)效應晶體管 (FET ) 轉向互補場(chǎng)效應晶體管 (CFET)。關(guān)鍵驅動(dòng)因素是人工智能/機器學(xué)習和需要處理的數據激增，在大多數情況下，這些將涉及處理元件陣列，通常具有高水平的冗余和同質(zhì)性，以實(shí)現更高的產(chǎn)量。

在其他情況下，這些設計可能包含數十或數百個(gè)芯片，一些用于特定數據類(lèi)型，另一些用于更通用的處理。這些芯片可以以 2.5D 配置安裝在基板上，這種方法在數據中心獲得了青睞，因為它簡(jiǎn)化了高帶寬存儲器（HBM）的集成，也在移動(dòng)設備中得到了推廣，其中還包括其他功能，例如圖像傳感器、電源和用于非關(guān)鍵功能的附加數字邏輯。這三家代工廠(chǎng)都在致力于完整的 3D-IC。并且還會(huì )有混合選項可用，其中邏輯堆疊在邏輯上并安裝在基板上，但與其他功能分開(kāi)，以最大限度地減少熱量等物理影響——這種異構配置被稱(chēng)為 3.5D 和 5.5D。

快速和大規模定制

最大的變化之一是將特定領(lǐng)域的設計以比過(guò)去更快的速度推向市場(chǎng)。這聽(tīng)起來(lái)可能很平常，但對于許多尖端芯片來(lái)說(shuō)，這是競爭的必需品，它需要從根本上改變芯片的設計、制造和封裝方式。要使這一方案發(fā)揮作用，需要結合標準、創(chuàng )新的連接方案和多種工程學(xué)科，而在過(guò)去，這些學(xué)科之間的互動(dòng)有限，甚至沒(méi)有互動(dòng)。

有時(shí)被稱(chēng)為「大規模定制」，它包括通常的功率、性能和面積/成本 (PPA/C) 權衡，以及快速組裝選項。這是異構芯片組件的前景，從擴展的角度來(lái)看，它標志著(zhù)摩爾定律的下一階段。十多年來(lái)，整個(gè)半導體生態(tài)系統一直在逐步為這一轉變奠定基礎。

但讓異構芯片（本質(zhì)上是來(lái)自多家供應商和代工廠(chǎng)的強化 IP）協(xié)同工作是一項既必要又艱巨的工程挑戰。第一步是以一致的方式將芯片連接在一起，以實(shí)現可預測的結果，而這正是代工廠(chǎng)投入大量精力的地方，特別是在通用芯片互連快速通道 (UCIe) 和線(xiàn)束 (BoW) 標準方面。雖然這種連接性是這三者的關(guān)鍵要求，但它也是主要分歧領(lǐng)域之一。

在完全集成 3D-IC 之前，英特爾代工廠(chǎng)目前的解決方案是開(kāi)發(fā)業(yè)內人士所稱(chēng)的芯片「插槽」。該公司沒(méi)有針對商業(yè)市場(chǎng)對每個(gè)芯片進(jìn)行特性描述，而是定義了規格和接口，以便芯片供應商可以開(kāi)發(fā)這些功能有限的微型芯片來(lái)滿(mǎn)足這些規格。這解決了商業(yè)芯片市場(chǎng)的一大障礙。從數據速度到熱量和噪音管理，所有部件都需要協(xié)同工作。

英特爾的方案在很大程度上依賴(lài)于其于 2014 年首次推出的嵌入式多芯片互連橋 (EMIB)。英特爾技術(shù)開(kāi)發(fā)副總裁 Lalitha Immaneni 表示：「EMIB 基座的真正酷之處在于你可以添加任意數量的芯片?！埂肝覀儗υO計中可以使用的 IP 數量沒(méi)有限制，而且它不會(huì )增加中介層的尺寸，因此它具有成本效益，并且與工藝無(wú)關(guān)。我們提供了一個(gè)封裝組裝設計套件，它就像傳統的組裝 PDK。我們?yōu)樗麄兲峁┰O計規則、參考流程，并告訴他們允許的結構。它還會(huì )為他們提供我們將其帶入組裝所需的任何附屬品?！?/span>

根據設計，一個(gè)封裝中可以有多個(gè) EMIB，并輔以熱界面材料 (TIM)，以散發(fā)可能滯留在封裝內的熱量。TIM 通常是設計用于將熱量從源頭傳導出去的墊片，隨著(zhù)封裝內的計算量增加以及基板變薄以縮短信號需要傳輸的距離，TIM 變得越來(lái)越常見(jiàn)。

但基板越薄，散熱效果就越差，這會(huì )導致熱梯度與工作負荷有關(guān)，因此很難預測。消除這些熱量可能需要 TIM、額外的散熱器，甚至可能需要更奇特的冷卻方法，例如微流體。

臺積電和三星都提供橋接器。三星在 RDL 中嵌入了橋接器（一種稱(chēng)為 2.3D 或 I-Cube ETM 的方法），并使用它們將子系統連接到這些橋接器，以加快硅片的使用壽命。一些集成工作將在已知良好的模塊中預先完成，而不是依賴(lài)插座方法。

Arm 首席執行官 Rene Haas 在最近的三星代工廠(chǎng)活動(dòng)上發(fā)表主題演講時(shí)表示：「將兩個(gè)、四個(gè)或八個(gè) CPU 組合成一個(gè)系統是非常成熟的客戶(hù)知道如何做的事情。但是如果你想構建一個(gè) SoC，它有 128 個(gè)連接到神經(jīng)網(wǎng)絡(luò )的 CPU、內存結構、與 NPU 接口的中斷控制器、連接到另一個(gè)芯片的片外總線(xiàn)，那么這需要大量工作。在過(guò)去的一年半里，我們看到許多人都在構建這些復雜的 SoC，希望從我們這里得到更多?！?/span>

三星還一直在組建小型芯片供應商聯(lián)盟，針對特定市場(chǎng)。最初的概念是一家公司制造 I/O 芯片，另一家公司制造互連，第三家公司制造邏輯，當這種方法被證明可行時(shí)，其他公司就會(huì )加入其中，為客戶(hù)提供更多選擇。

臺積電嘗試過(guò)多種不同的方案，包括 RDL 和非 RDL 橋接、扇出、2.5D 晶圓基板芯片 (CoWoS) 和集成芯片系統 (SoIC)，后者是一種 3D-IC 概念，其中芯片使用非常短的互連線(xiàn)封裝和堆疊在基板內。事實(shí)上，臺積電幾乎為每種應用都提供了工藝設計套件，并且一直在積極創(chuàng )建用于先進(jìn)封裝的組裝設計套件，包括與之配套的參考設計。

挑戰在于，愿意投資這些復雜封裝的代工廠(chǎng)客戶(hù)越來(lái)越希望獲得高度定制的解決方案。為了實(shí)現這一點(diǎn)，臺積電推出了一種名為 3Dblox 的新語(yǔ)言，這是一種自上而下的設計方案，融合了物理和連接結構，允許在兩者之間應用斷言。這種沙盒方法允許客戶(hù)利用其任何一種封裝方法——InFO、CoWoS 和 SoIC。這對臺積電的商業(yè)模式也至關(guān)重要，因為該公司是三家公司中唯一一家純代工廠(chǎng)——盡管英特爾和三星近幾個(gè)月都已疏遠了代工業(yè)務(wù)。

「我們從模塊化的概念開(kāi)始，」臺積電先進(jìn)技術(shù)和掩模工程副總裁 Jim Chang 在 2023 年 3Dblox 首次推出時(shí)的一次演示中說(shuō)道?！肝覀兛梢杂眠@種語(yǔ)言語(yǔ)法加上斷言來(lái)構建完整的 3D-IC 堆疊?！?/span>

Chang 表示，造成這種情況的原因是物理和連接設計工具之間缺乏一致性。但他補充說(shuō)，一旦開(kāi)發(fā)出這種方法，它還可以在不同的設計中重復使用芯片，因為大部分特性已經(jīng)明確定義，而且設計都是模塊化的。

圖 1：臺積電的 3Dblox 方法。來(lái)源：臺積電

三星隨后于 2023 年 12 月推出了自己的系統描述語(yǔ)言 3DCODE。三星和臺積電都聲稱(chēng)他們的語(yǔ)言是標準，但它們更像是新的代工廠(chǎng)規則平臺，因為這些語(yǔ)言不太可能在自己的生態(tài)系統之外使用。英特爾的 2.5D 方法不需要新的語(yǔ)言，因為規則是由插槽規范決定的，它以縮短上市時(shí)間和為芯片開(kāi)發(fā)人員提供更簡(jiǎn)單的方法為代價(jià)，實(shí)現了一些定制化。

芯片挑戰

芯片具有明顯優(yōu)勢。它們可以在任何合理的工藝節點(diǎn)上獨立設計，這對于模擬功能尤其重要。但如何將各個(gè)部分組合在一起并產(chǎn)生可預測的結果一直是一項重大挑戰。事實(shí)證明，DARPA 提出的最初類(lèi)似樂(lè )高的架構方案比最初設想的要復雜得多，需要廣大生態(tài)系統付出大量持續努力才能實(shí)現。

芯片組需要精確同步，以便關(guān)鍵數據能夠無(wú)延遲地處理、存儲和檢索。否則，可能會(huì )出現時(shí)間問(wèn)題，即一項計算要么延遲，要么與其他計算不同步，從而導致延遲和潛在的死鎖。在任務(wù)或安全關(guān)鍵型應用中，一秒鐘的損失都可能造成嚴重后果。

簡(jiǎn)化設計流程是一項極其復雜的工作，尤其是針對特定領(lǐng)域的設計，因為沒(méi)有統一的標準。這三家代工廠(chǎng)的目標是為開(kāi)發(fā)高性能、低功耗芯片的公司提供更多選擇。據估計，目前所有前沿設計中約有 30% 到 35% 都由谷歌、Meta、微軟和特斯拉等大型系統公司負責，前沿芯片和封裝設計的經(jīng)濟性發(fā)生了重大變化，PPA/C 公式和權衡也發(fā)生了重大變化。

為這些系統公司開(kāi)發(fā)的芯片可能不會(huì )進(jìn)行商業(yè)銷(xiāo)售。因此，如果他們能夠實(shí)現更高的每瓦性能，那么設計和制造成本可以通過(guò)降低冷卻功率和提高利用率來(lái)抵消——并且可能減少服務(wù)器數量。對于銷(xiāo)售給移動(dòng)設備和商用服務(wù)器的芯片來(lái)說(shuō)，情況正好相反，高昂的開(kāi)發(fā)成本可以通過(guò)大量生產(chǎn)來(lái)攤銷(xiāo)。先進(jìn)封裝中的定制設計對兩者都有經(jīng)濟效益，但原因卻大不相同。

縮小、放大和縮小

據估計，在這些復雜的小芯片系統中，將有多種類(lèi)型的處理器，一些是高度專(zhuān)業(yè)化的，另一些則更通用。由于功率預算有限，至少其中一些可能會(huì )在最先進(jìn)的工藝節點(diǎn)上開(kāi)發(fā)。先進(jìn)節點(diǎn)仍然提供更高的能源效率，這使得更多的晶體管可以封裝到相同的區域中，以提高性能。這對于 AI/ML 應用至關(guān)重要，因為要更快地處理更多數據，需要在高度并行的配置中進(jìn)行更多的乘法/累加運算。更小的晶體管提供更高的能源效率，允許每平方毫米硅片進(jìn)行更多的處理，但需要改變柵極結構以防止泄漏，這就是 forksheet FET 和 CFET 即將問(wèn)世的原因。

簡(jiǎn)而言之，工藝領(lǐng)先仍然具有價(jià)值。率先將尖端工藝推向市場(chǎng)對企業(yè)有利，但這只是更大難題中的一塊拼圖。三家代工廠(chǎng)都宣布計劃向埃級工藝邁進(jìn)。英特爾計劃今年推出 18A 工藝，幾年后再推出 14A 工藝。

圖 2：英特爾的工藝路線(xiàn)圖。來(lái)源：英特爾代工廠(chǎng)

與此同時(shí)，臺積電將在 2027 年增加 A16（見(jiàn)下圖 3）。

圖 3：臺積電進(jìn)入埃時(shí)代的縮放路線(xiàn)圖。來(lái)源：臺積電

三星將在 2027 年左右利用其 SF1.4 將分辨率提升至 14 埃，顯然跳過(guò)了 18/16 埃。（見(jiàn)圖 4）

圖 4：三星的工藝擴展路線(xiàn)圖。來(lái)源：三星代工廠(chǎng)

從工藝節點(diǎn)的角度來(lái)看，這三家代工廠(chǎng)都處于同一軌道上。但進(jìn)步不再僅僅與工藝節點(diǎn)有關(guān)。人們越來(lái)越關(guān)注特定領(lǐng)域的延遲和每瓦性能，而這正是在真正的 3D-IC 配置中邏輯堆疊的優(yōu)勢所在，使用混合鍵將芯片連接到基板和彼此。通過(guò)平面芯片上的導線(xiàn)移動(dòng)電子仍然是最快的（假設信號不必從芯片的一端傳輸到另一端），但將晶體管堆疊在其他晶體管之上是次優(yōu)選擇，在某些情況下甚至比平面 SoC 更好，因為一些垂直信號路徑可能更短。

在最近的一次演講中，三星代工廠(chǎng)代工業(yè)務(wù)開(kāi)發(fā)副總裁 Taejoong Song 展示了一個(gè)路線(xiàn)圖，該路線(xiàn)圖以邏輯疊加技術(shù)為特色，將邏輯疊加技術(shù)安裝在基板上，將 2nm（SF2）芯片與 4nm（SF4X）芯片組合在一起，兩者都安裝在另一塊基板上。這基本上是 2.5D 封裝上的 3D-IC，也就是前面提到的 3.5D 或 5.5D 概念。Song 表示，該代工廠(chǎng)將從 2027 年開(kāi)始在 SF2P 上堆疊 SF1.4。這種方法特別吸引人的地方在于散熱的可能性。通過(guò)將邏輯與其他功能分開(kāi)，熱量可以通過(guò)基板或五個(gè)暴露面中的任何一個(gè)從堆疊的芯片中排出。

圖 5：三星用于 AI 的 3D-IC 架構。來(lái)源：三星

與此同時(shí)，英特爾將利用其 Foveros Direct 3D 將邏輯堆疊在邏輯上，無(wú)論是面對面還是面對面。根據英特爾的最新白皮書(shū)，這種方法允許來(lái)自不同代工廠(chǎng)的芯片或晶圓，連接帶寬由銅通孔間距決定。該論文指出，第一代將使用 9μm 的銅間距，而第二代將使用 3μm 的間距。

圖 6：英特爾的 Foveros Direct 3D。來(lái)源：英特爾

「真正的 3D-IC 配備了 Foveros，然后還配備了混合鍵，」英特爾的 Immaneni 說(shuō)?！改悴荒茏邆鹘y的設計路線(xiàn)，把所有東西放在一起，然后進(jìn)行驗證，然后發(fā)現，『哎呀，我遇到了問(wèn)題?！荒悴荒茉龠@樣做了，因為你會(huì )影響你的上市時(shí)間。所以你真的想提供一個(gè)沙盒來(lái)讓它變得可預測。但即使在我進(jìn)入這個(gè)詳細的設計環(huán)境之前，我也想運行我的機械/電氣/熱分析。我想看看連接性，這樣我就不會(huì )有開(kāi)路和短路。3D-IC 的負擔更多地在于代碼設計，而不是執行?！?/span>

Foveros 允許將主動(dòng)邏輯芯片堆疊在另一個(gè)主動(dòng)或被動(dòng)芯片上，并使用基礎芯片以 36 微米間距連接封裝中的所有芯片。通過(guò)利用先進(jìn)的分類(lèi)技術(shù)，英特爾聲稱(chēng)它可以保證 99% 的已知良好芯片和 97% 的組裝后測試良率。

與此同時(shí)，臺積電的 CoWoS 已被 NVIDIA 和 AMD 用于其 AI 芯片的先進(jìn)封裝。CoWoS 本質(zhì)上是一種 2.5D 方法，使用中介層通過(guò)硅通孔連接 SoC 和 HBM 內存。該公司對 SoIC 的計劃更加雄心勃勃，將邏輯上的內存與傳感器等其他元素一起封裝在生產(chǎn)線(xiàn)前端的 3D-IC 中。這可以顯著(zhù)減少多層、尺寸和功能的組裝時(shí)間。臺積電聲稱(chēng)，與其他 3D-IC 方法相比，其鍵合方案可以實(shí)現更快、更短的連接。一份報道稱(chēng)，蘋(píng)果將從明年開(kāi)始使用臺積電的 SoIC 技術(shù)，而 AMD 將擴大對這種方法的使用。

其他創(chuàng )新

工藝和封裝技術(shù)的到位為更廣泛的競爭選擇打開(kāi)了大門(mén)。與過(guò)去由大型芯片制造商、設備供應商和 EDA 公司定義芯片路線(xiàn)圖不同，小芯片世界為最終客戶(hù)提供了做出這些決策的工具。這在很大程度上是由于可以放入封裝中的功能數量與可以放入 SoC 光罩限制內的功能數量不同?？梢愿鶕枰交虼怪睌U展封裝，在某些情況下，它們可以通過(guò)垂直布局規劃來(lái)提高性能。

但鑒于云端和邊緣領(lǐng)域的巨大機遇（尤其是隨著(zhù)人工智能的普及），三大代工廠(chǎng)及其生態(tài)系統正在競相開(kāi)發(fā)新功能和新特性。在某些情況下，這需要利用他們已有的資源。在其他情況下，這需要全新的技術(shù)。

例如，三星已經(jīng)開(kāi)始詳細規劃定制 HBM 計劃，其中包括 3D DRAM 堆棧，其下層是可配置的邏輯層。這是第二次采用這種方法。早在 2011 年，三星和美光就共同開(kāi)發(fā)了混合內存立方體，將 DRAM 堆棧封裝在邏輯層上。在 JEDEC 將 HBM 變成標準后，HBM 贏(yíng)得了這場(chǎng)戰爭，而 HMC 則基本消失了。但 HMC 方法沒(méi)有什么問(wèn)題，只是時(shí)機不對。

三星計劃在新形式中提供定制 HBM 作為一種選擇。內存是決定性能的關(guān)鍵要素之一，在內存和處理器之間更快地讀寫(xiě)和來(lái)回移動(dòng)數據的能力會(huì )對性能和功耗產(chǎn)生重大影響。如果內存的大小適合特定的工作負載或數據類(lèi)型，并且如果某些處理可以在內存模塊內部完成，那么需要移動(dòng)的數據就會(huì )減少，那么這些數字可能會(huì )顯著(zhù)提高。

圖 7：三星路線(xiàn)圖和創(chuàng )新。來(lái)源：Semiconductor Engineering/MemCon 2024

與此同時(shí)，英特爾一直在研究一種更好的方法來(lái)為密集排列的晶體管供電，隨著(zhù)晶體管密度和金屬層數量的增加，這個(gè)問(wèn)題一直存在。過(guò)去，電源是從芯片頂部向下輸送的，但在最先進(jìn)的節點(diǎn)上出現了兩個(gè)問(wèn)題。一是實(shí)際上為每個(gè)晶體管提供足夠的功率的挑戰。二是噪聲，它可能來(lái)自電源、基板或電磁干擾。如果沒(méi)有適當的屏蔽——由于電介質(zhì)和電線(xiàn)越來(lái)越薄，在每個(gè)新節點(diǎn)上屏蔽變得越來(lái)越困難——噪聲會(huì )影響信號完整性。

通過(guò)芯片背面供電可以最大限度地減少此類(lèi)問(wèn)題，并減少線(xiàn)路擁堵。但這也帶來(lái)了其他挑戰，例如如何在不損壞結構的情況下在較薄的基板上鉆孔。英特爾顯然已經(jīng)解決了這些問(wèn)題，并計劃今年推出其 PowerVia 背面供電方案。

臺積電表示，計劃在 2026/2027 年實(shí)現 A16 背面供電。三星的時(shí)間表大致相同，將在 SF2Z 2nm 工藝中實(shí)現背面供電。

英特爾還宣布了玻璃基板的計劃，這種基板可以提供比 CMOS 更好的平面度和更低的缺陷率。這在先進(jìn)節點(diǎn)尤其重要，因為即使是納米級的凹坑也會(huì )引起問(wèn)題。與背面供電一樣，處理問(wèn)題也比比皆是。好處是玻璃的熱膨脹系數與硅相同，因此它與硅元件（如芯片）的膨脹和收縮兼容。經(jīng)過(guò)多年的冷落，玻璃突然變得非常有吸引力。事實(shí)上，臺積電和三星都在研究玻璃基板，整個(gè)行業(yè)都開(kāi)始用玻璃進(jìn)行設計，在不破裂的情況下處理它，并對其進(jìn)行檢查。

與此同時(shí)，臺積電高度重視建立生態(tài)系統和擴大其工藝產(chǎn)品。許多業(yè)內人士表示，臺積電的真正優(yōu)勢在于能夠為幾乎任何工藝或封裝提供工藝開(kāi)發(fā)套件。據《日經(jīng)新聞》報道，該代工廠(chǎng)生產(chǎn)了全球約 90% 的最先進(jìn)芯片。它還擁有所有代工廠(chǎng)中最先進(jìn)的封裝經(jīng)驗最豐富、生態(tài)系統最大、最廣泛，這一點(diǎn)很重要。

這個(gè)生態(tài)系統至關(guān)重要。芯片行業(yè)非常復雜和多樣化，沒(méi)有一家公司可以包辦所有事情。未來(lái)的問(wèn)題是這些生態(tài)系統到底有多完整，特別是如果流程數量繼續增長(cháng)的話(huà)。例如，EDA 供應商是必不可少的推動(dòng)者，任何流程或封裝方法要想成功，設計團隊都需要自動(dòng)化。但是流程和封裝選項越多，EDA 供應商就越難以支持每一個(gè)漸進(jìn)式更改或改進(jìn)，并且公告和交付之間的滯后時(shí)間可能會(huì )更長(cháng)。

結論

最近的供應鏈故障和地緣政治讓美國和歐洲確信，他們需要將制造業(yè)遷回本土并「友好移居」。對半導體晶圓廠(chǎng)、設備、工具和研究的投資是前所未有的。這對三大代工廠(chǎng)的影響還有待觀(guān)察，但它無(wú)疑為新技術(shù)提供了一些動(dòng)力，例如共封裝光學(xué)器件、大量新材料和低溫計算。

所有這些變化對市場(chǎng)份額的影響越來(lái)越難以追蹤。這不再關(guān)乎哪家代工廠(chǎng)在最小的工藝節點(diǎn)上生產(chǎn)芯片，甚至也不再關(guān)乎出貨的芯片數量。一個(gè)先進(jìn)的封裝可能有幾十個(gè)小芯片。真正的關(guān)鍵是能夠快速高效地向客戶(hù)提供重要的解決方案。在某些情況下，驅動(dòng)因素是每瓦性能，而在其他情況下，可能是獲得結果的時(shí)間，而功耗是次要考慮因素。還有一些情況下，它可能是只有一家領(lǐng)先的代工廠(chǎng)才能提供足夠數量的功能組合。但很明顯，代工廠(chǎng)的競爭比以往任何時(shí)候都要復雜得多，而且情況正在變得更為復雜。在這個(gè)高度復雜的世界中，簡(jiǎn)單的比較指標已不再適用。