40nm工藝帶來(lái)全新競爭力

　　全球能源問(wèn)題的集中爆發(fā)，讓半導體產(chǎn)品的發(fā)展不再僅僅追求性能的提升，而是要綜合考慮性能、功耗與成本的平衡點(diǎn)。與眾多先進(jìn)電源管理方案實(shí)現降低系統功耗相比，制程工藝的進(jìn)步才是提升性能和降低功耗最根本的辦法，轉向更高制程無(wú)疑是提升半導體產(chǎn)品性能功耗比和市場(chǎng)競爭力最直接有效的辦法。

　　市場(chǎng)研究機構Gartner Dataquest產(chǎn)業(yè)分析師Kay-Yang Tan表示，過(guò)去數十年來(lái)，集成器件制造商(IDM)在工藝技術(shù)及服務(wù)的創(chuàng )新方面扮演領(lǐng)航者的角色，未來(lái)也將繼續在新一代產(chǎn)品的開(kāi)發(fā)上扮演重要的角色。同時(shí)，專(zhuān)業(yè)集成電路制造服務(wù)公司在新產(chǎn)品開(kāi)發(fā)生產(chǎn)中扮演越來(lái)越重要的角色，所產(chǎn)出芯片的市場(chǎng)銷(xiāo)售金額占全球半導體業(yè)的比例已從1998年的9.2%增加到2008的25.3%。

　　圖1 TSMC先進(jìn)工藝路線(xiàn)圖

　　2007年底，Intel將通用芯片的制程帶入45nm，而為了給客戶(hù)提供更好地服務(wù)，代工巨頭臺積電(TSMC)在2008年率先開(kāi)始提供更先進(jìn)的40nm工藝，新的代工藝包括提供高效能優(yōu)勢的40nm通用型工藝(40G)以及提供低耗電量?jì)?yōu)勢的40nm低耗電工藝(40LP);同時(shí)提供完備的40nm設計服務(wù)套件及包括經(jīng)過(guò)工藝驗證的合作廠(chǎng)商硅智材、設計自動(dòng)化工具，以及TSMC的電性參數模型(SPICE Model)及核心基礎硅智材的完整設計生態(tài)環(huán)境。

　　當然，40nm和45nm屬于同一代制程，芯片設計人員無(wú)需更改芯片設計或采用新的設計準則，只要采用TSMC的45nm工藝設計流程，便可以直接獲得40nm工藝所提供的競爭優(yōu)勢。TSMC希望新工藝的變化務(wù)必使在芯片制造端這一轉換過(guò)程清楚透明，讓芯片設計人員沒(méi)有后顧之憂(yōu)，可以專(zhuān)心致力于提升產(chǎn)品的效能。40nm工藝的主要特點(diǎn)包括：

• 　　芯片門(mén)密度(Raw gate density)是65nm工藝的2.35倍;
• 　　運作功率(Active power)較45nm工藝減少幅度可達15%;
• 　　創(chuàng )下業(yè)界SRAM單位元尺寸及宏尺寸的最小紀錄;
• 　　提供通用型工藝及低耗電工藝以滿(mǎn)足多種不同產(chǎn)品應用;
• 　　已經(jīng)有數十個(gè)客戶(hù)進(jìn)行產(chǎn)品設計;
• 　　客戶(hù)已經(jīng)頻繁使用晶圓共乘服務(wù)進(jìn)行產(chǎn)品驗證。