5nm技術(shù)指日可待，EUV技術(shù)有重磅突破

　　全球一號代工廠(chǎng)臺積電宣布了有關(guān)極紫外光刻(EUV)技術(shù)的兩項重磅突破，一是首次使用7nm EUV工藝完成了客戶(hù)芯片的流片工作，二是5nm工藝將在2019年4月開(kāi)始試產(chǎn)。今年4月開(kāi)始，臺積電第一代7nm工藝(CLN7FF/N7)投入量產(chǎn)，蘋(píng)果A12、華為麒麟980、高通“驍龍855”、AMD下代銳龍/霄龍等處理器都正在或將會(huì )使用它制造，但仍在使用傳統的深紫外光刻(DUV)技術(shù)。

　　而接下來(lái)的第二代7nm工藝(CLNFF+/N7+)，臺積電將首次應用EUV，不過(guò)僅限四個(gè)非關(guān)鍵層，以降低風(fēng)險、加速投產(chǎn)，也借此熟練掌握ASML的新式光刻機Twinscan NXE。

　　7nm EVU相比于7nm DUV的具體改進(jìn)公布得還不多，臺積電只說(shuō)能將晶體管密度提升20%，同等頻率下功耗可降低6-12%。

　　如今在7nm EUV工藝上成功完成流片，證明了新工藝新技術(shù)的可靠和成熟，為后續量產(chǎn)打下了堅實(shí)基礎。

　　臺積電沒(méi)有透露這次流片成功的芯片來(lái)自哪家客戶(hù)，但是想想各家和臺積電的合作關(guān)系，其實(shí)不難猜測。

　　7nm之后，臺積電下一站將是5nm(CLN5FF/N5)，將在多達14個(gè)層上應用EUV，首次全面普及，號稱(chēng)可比初代7nm工藝晶體管密度提升80%從而將芯片面積縮小45%，還可以同功耗頻率提升15%，同頻功耗降低20%。

　　2019年4月，臺積電的5nm EUV工藝將開(kāi)始風(fēng)險性試產(chǎn)，量產(chǎn)則有望在2020年第二季度開(kāi)始，正好滿(mǎn)足后年底各家旗艦新平臺。

　　臺積電5nm工藝的EDA設計工具將在今年11月提供，因此部分客戶(hù)應該已經(jīng)開(kāi)始基于新工藝開(kāi)發(fā)芯片了。

　　隨著(zhù)半導體工藝的急劇復雜化，不僅開(kāi)發(fā)量產(chǎn)新工藝的成本大幅增加，開(kāi)發(fā)相應芯片也越來(lái)越費錢(qián)，目前估計平均得花費1.5億美元，5nm時(shí)代可能要2-2.5億美元。

　　然而，Intel剛發(fā)布的秋季桌面平臺仍然都是14nm，而拖延已久的10nm要到明年才能量產(chǎn)，7nm則是遙遙無(wú)期，5nm就更別提了。