優(yōu)化封裝以滿(mǎn)足SerDes應用鍵合線(xiàn)封裝規范

對于10Gbps及以上數據速率的SerDes，每個(gè)數據位的單位間隔是隨著(zhù)近 20～30ps的信號上升/下降時(shí)間而縮短的。選擇合適的封裝互連結構，有效地傳輸這些信號已成為最大限度減少信號完整性問(wèn)題的重要考慮因素，如串擾、阻抗不連續性等。對于低成本應用，鍵合線(xiàn)封裝是替代相對高端的倒裝芯片封裝的首選方案，但它缺乏執行大I/O數、控制阻抗及為芯片提供有效電源的設計靈活性。

本文將討論通過(guò)優(yōu)化封裝內的阻抗不連續性和改善其回波損耗性能，以滿(mǎn)足10Gbps SerDes鍵合線(xiàn)封裝規范。

差分阻抗

一個(gè)典型的SerDes通道包含使用兩個(gè)單獨互連結構的互補信號發(fā)射器和接收器之間的信息交換。兩個(gè)端點(diǎn)之間的物理層包括一個(gè)連接到子卡的鍵合線(xiàn)封裝或倒裝芯片封裝的發(fā)射器件。子卡通過(guò)一個(gè)連接器插在背板上。背板上的路由通過(guò)插入的子卡連接到一個(gè)或一組連接器。采用鍵合線(xiàn)或倒裝芯片封裝的接收芯片也位于這些子卡上。

如果設計不合適，一個(gè)通道中的這些多重轉換將會(huì )影響信號完整性性能。在10Gbps及以上，通過(guò)最大限度地減少阻抗不連續性，得到適合的互連設計已成為提高系統性能的一個(gè)重要的考慮因素。由于封裝內有許多不連續區，該收發(fā)器封裝在提高回波損耗性能方面存在一個(gè)重要瓶頸。

SerDes通道設計通常為100Ω差分阻抗。由于差分信號采用奇模傳播，差分對的每線(xiàn)奇模阻抗都必須是50Ω。差分對的每線(xiàn)信號都需要有50Ω的恒阻抗，以盡量減少回波損耗，最大限度地提高性能。

損耗較少的系統的奇模阻抗定義為：

為了優(yōu)化每線(xiàn)阻抗，所有四個(gè)分量都需要平衡，以達到50Ω阻抗。對于差分對，在每一個(gè)單端信號傳送一對信號，L12和C12分量都不存在，Zodd是自L(fǎng)/C的平方根。

一次預處理封裝

有三個(gè)差分對的典型的鍵合線(xiàn)封裝的截面如圖1所示。發(fā)射器對以藍色顯示，居中的接收器對為紅色。該封裝基板是一個(gè)傳統的4層基板，頂層有微帶印制線(xiàn)，第二層和第三層是電源/接地，焊球在最后一層。這個(gè)一次預處理設計的優(yōu)化可以滿(mǎn)足基頻數據速率下-15dB和一次諧波頻率數據速率下-10dB的回波損耗規范。

圖1 一次預處理封裝

一個(gè)典型的鍵合線(xiàn)封裝可以分成三個(gè)阻抗區;主要是感應鍵合線(xiàn)區、印制線(xiàn)路由傳輸線(xiàn)區和電容焊球/通孔區。

單端和差分TDR響應

時(shí)域反射計(TDR)技術(shù)用來(lái)監控從芯片到PCB的信號遇到的阻抗。圖2顯示了作為一個(gè)單端信號，也可作為一個(gè)差分信號驅動(dòng)的差分對中的每線(xiàn)TDR響應。圖1中只有一個(gè)對用于TDR分析，而其他對接地，忽略串擾對TDR響應的影響。

單端TDR曲線(xiàn)顯示了主要電感、后面跟著(zhù)一小段傳輸線(xiàn)的高阻抗鍵合線(xiàn)區互連結構，其后面是電容、低阻抗通孔和焊球區。由于在差分對鍵合線(xiàn)區有強大的相互感耦合，當相同的結構進(jìn)行差分驅動(dòng)時(shí)，電感鍵合線(xiàn)尖峰不太明顯。由于差分設置的互電容增加了一倍，電容dip顯著(zhù)惡化。消除來(lái)自通孔/焊球區的額外電容是實(shí)現100Ω 差分阻抗的關(guān)鍵。圖2 還顯示了焊點(diǎn)區的電場(chǎng)(E-field)曲線(xiàn)，以及集中在焊點(diǎn)上的強電場(chǎng)。

圖2 單端和差分TDR曲線(xiàn)