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EEPW首頁(yè) > EDA/PCB > 設計應用 > PCB文件PROTEL到ALLEGRO的轉換技巧

PCB文件PROTEL到ALLEGRO的轉換技巧

作者: 時(shí)間:2013-01-23 來(lái)源:網(wǎng)絡(luò ) 收藏

1. Protel 原理圖到Cadence Design Systems, Inc. Capture CIS

本文引用地址:http://dyxdggzs.com/article/189699.htm

Protel原理圖的轉化上我們可以利用Protel DXP SP2的新功能來(lái)實(shí)現。通過(guò)這一功能我們可以直接將Protel的原理圖轉化到Capture CIS中。

注意事項:

1) Protel DXP在輸出Capture DSN文件的時(shí)候,沒(méi)有輸出封裝信息,在Capture中我們會(huì )看到所以元件的 Footprint屬性都是空的。這就需要我們手工為元件添加封裝信息,這也是整個(gè)轉化過(guò)程中最耗時(shí)的工作。在添加封裝信息時(shí)要注意保持與Protel 設計中的封裝一致性,以及Cadence在封裝命名上的限制。我們在Capture中給元件添加封裝信息時(shí),要考慮到這些命名的改變。

2) 一些器件的隱藏管腳或管腳號在轉化過(guò)程中會(huì )丟失,需要在Capture中使用庫編輯的方法添加上來(lái)。

3) 在層次化設計中,模塊之間連接的總線(xiàn)需要在Capture中命名。

4) 對于一個(gè)封裝中有多個(gè)部分的器件,要注意修改其位號。

基本上注意到上述幾點(diǎn),借助Protel DXP,可以將Protel的原理圖轉化到Capture中。進(jìn)一步推廣,這也為現有的Protel原理圖符號庫轉化到Capture提供了一個(gè)途徑。

2. Protel 封裝庫的轉化

長(cháng)期使用Protel作設計,我們總會(huì )積累一個(gè)龐大的經(jīng)過(guò)實(shí)踐檢驗的Protel封裝庫,當設計平臺轉換時(shí),如何保留這個(gè)封裝庫總是令人頭痛。這里,我們將使用Orcad Layout,和免費的Cadence工具Layout2Allegro來(lái)完成這項工作。

1) 在Protel中將PCB封裝放置到一張空的PCB中,并將這個(gè)PCB文件用Protel PCB 2.8 ASCII的格式輸出出來(lái);

2) 使用Orcad Layout導入這個(gè)Protel PCB 2.8 ASCII文件;

3) 使用Layout2Allegro將生成的Layout MAX文件轉化為Allegro的BRD文件;

4) 接下來(lái),我們使用Allegro的Export功能將封裝庫,焊盤(pán)庫輸出出來(lái),就完成了Protel封裝庫到Allegro轉化。

3. Protel PCB到Allegro的轉化

有了前面兩步的基礎,我們就可以進(jìn)行Protel PCB到Allegro的轉化了。這個(gè)轉化過(guò)程更確切的說(shuō)是一個(gè)設計重現過(guò)程,我們將在A(yíng)llegro中重現Protel PCB的布局和布線(xiàn)。

1) 將第二步Capture生成的Allegro格式的網(wǎng)表傳遞到Allegro BRD中,作為我們重現工作的起點(diǎn);

2) 首先,我們要重現器件布局。在Protel中輸出Place Pick文件,這個(gè)文件中包含了完整的器件位置,旋轉角度和放置層的信息。我們通過(guò)簡(jiǎn)單的手工修改,就可以將它轉化為Allegro的Placement文件。在A(yíng)llegro中導入這個(gè)Placement文件,我們就可以得到布局了。

3) 布線(xiàn)信息的恢復,要使用Specctra作為橋梁。從Protel中輸出包含布線(xiàn)信息的Specctra DSN文件。

4) Protel中的層命名與Allegro中有所區別,要注意使用文本編輯器作適當的修改。

5) 注意在Specctra中查看過(guò)孔的定義,并添加到Allegro的規則中。在allegro中定義過(guò)孔從Specctra中輸出布線(xiàn)信息,可以使用session, wires, 和route文件,建議使用route文件,然后將布線(xiàn)信息導入到我們以及重現布局的Allegro PCB中,就完成了我們從Protel PCB到Allegro BRD的轉化工作。

Protel到Allegro轉化的方法

在這過(guò)程當中碰到的問(wèn)題大致可分為兩種:一是設計不很復雜,設計師只想借助Cadence CCT的強大自動(dòng)布線(xiàn)功能完成布線(xiàn)工作;二是設計復雜,設計師需要借助信噪分析工具來(lái)對設計進(jìn)行信噪仿真,設置線(xiàn)網(wǎng)的布線(xiàn)拓撲結構等工作。

對于第一種情況,要做的轉化工作比較簡(jiǎn)單,可以使用Protel或Cadence提供的Protel到CCT的轉換工具來(lái)完成這一工作。對于第二種情況,要做的工作相對復雜一些,下面將這種轉化的方法作一簡(jiǎn)單的介紹。

Cadence信噪分析工具的分析對象是Cadence Allegro的brd文件,而Allegro可以讀入合乎其要求的第三方網(wǎng)表,Protel輸出的Telexis格式的網(wǎng)表滿(mǎn)足Allegro對第三方網(wǎng)表的要求,這樣就可以將Protel文件注入Allegro。

首先,Allegro第三方網(wǎng)表在$PACKAGE段不允許有“.”;其次,在Protel中,我們用BasName[0:N]的形式表示總線(xiàn),用BasName[x]表示總線(xiàn)中的一根信號,Allegro第三方網(wǎng)表中總線(xiàn)中的一根信號的表示形式為Bas NameX,讀者可以通過(guò)直接修改Protel輸出的Telexis網(wǎng)表的方法解決這些問(wèn)題。


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