69堂国内精品片_RTL-to-GDSII_技術(shù)資訊

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RTL-to-GDSII

西門(mén)子發(fā)布Tessent RTL Pro強化可測試性設計能力

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數字電路設計入門(mén)之數字設計的任務(wù)和兩項基本功

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精確估算SoC設計動(dòng)態(tài)功率的新方法

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不同的verilog代碼風(fēng)格看RTL視圖之三

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淺淡邏輯設計的學(xué)習(一)

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解析FPGA低功耗設計

嵌入式系統 FPGA 低功耗 RTL |2014-10-31
Excellicon工具被燦芯半導體采用，用以縮短時(shí)序收斂過(guò)程加快產(chǎn)品交付

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Synopsys IC Compiler II改變設計游戲規則后端物理設計吞吐量提高10倍

EDA/PCB Synopsys IC RTL |2014-03-25
Cadence宣布并購Forte Design Systems

網(wǎng)絡(luò )與存儲 Cadence SystemC RTL |2014-02-10
如何調試數字硬件設計

嵌入式系統數字硬件 RTL 參數測試 JTAG |2014-01-27
工程師設計手冊：集成“硬”IP模塊的幾點(diǎn)建議

電源與新能源 IP模塊工程師經(jīng)驗談 GDSII |2013-10-05
基于時(shí)序邏輯等效性檢查方法的RTL驗證

EDA/PCB RTL 時(shí)序邏輯等效檢查方法 |2013-04-16
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Cadence推出新一代Encounter RTL-to-GDSII流程

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基于RTL綜合策略的狀態(tài)機優(yōu)化方案

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在FPGA設計中使用Precision RTL 綜合實(shí)例

嵌入式系統綜合實(shí)例 RTL Precision 設計使用 FPGA |2010-06-24
Synopsys綜合和布局及布線(xiàn)生產(chǎn)效率提升兩倍

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Design Compiler 2010將綜合和布局及布線(xiàn)的生產(chǎn)效率提高2倍

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中芯國際和新思科技攜手推出Reference Flow 4.0

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利用現成FPGA開(kāi)發(fā)板進(jìn)行ASIC原型開(kāi)發(fā)

嵌入式系統 FPGA ASIC NRE RTL |2009-04-17
Magma　最新版Talus Design面世

EDA/PCB Magma RTL DFT Talus |2009-04-15
采用高級節點(diǎn)ICs實(shí)現從概念到推向消費者的最快途徑(08-100)

EDA/PCB Cadence ICs GDSII |2009-02-25
Cadence推出C-to-Silicon Compiler拓展系統級產(chǎn)品

EDA/PCB Cadence RTL SoC IP |2008-07-16
CADENCE與Common Platform及ARM合作提供45納米RTL-to-GDSII參考流程

EDA/PCB CADENCE Common Platform ARM RTL-to-GDSII 低功耗 |2008-06-16
提高DFT設計測試覆蓋率的有效方法

測試測量寄存器邏輯存儲器 RTL 接口掃描模擬 |2008-05-26
新型高精度時(shí)鐘芯片RTL-4553

嵌入式系統時(shí)鐘芯片 RTL-4553 高精度 MCU和嵌入式微處理器 |2007-08-21
8位單片機與以太網(wǎng)控制器RTL8029接口的VHDL設計

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