西門(mén)子發(fā)布Tessent RTL Pro強化可測試性設計能力

西門(mén)子數字化工業(yè)軟件近日推出 Tessent? RTL Pro 創(chuàng )新軟件解決方案，旨在幫助集成電路 (IC) 設計團隊簡(jiǎn)化和加速下一代設計的關(guān)鍵可測試性設計 (DFT) 任務(wù)。

隨著(zhù) IC 設計規模不斷增大、復雜性持續增長(cháng)，工程師需要在設計早期階段發(fā)現并解決可測試性問(wèn)題，西門(mén)子的 Tessent 軟件可以在設計流程早期階段分析和插入大多數 DFT 邏輯，執行快速綜合，運行 ATPG（自動(dòng)測試向量生成），以發(fā)現和解決異常模塊并采取適當的措施，滿(mǎn)足客戶(hù)不斷增長(cháng)的需求。

Tessent RTL Pro進(jìn)一步擴展了 Tessent 產(chǎn)品組合的設計編輯功能，可在設計流程早期自動(dòng)完成測試點(diǎn)、封裝器單元和 X-bounding 邏輯的分析和插入，有助于客戶(hù)縮短設計周期，改進(jìn)設計的可測試性。與其他解決方案不同，Tessent RTL Pro 可處理復雜的 Verilog 和 SystemVerilog 結構，同時(shí)保持原始 RTL 設計的風(fēng)格。

半導體公司 Renesas 目前已采用 Tessent RTL Pro 來(lái)推進(jìn)其“左移” (Shift-left) 工作。Renesas Electronics Corporation 共享研發(fā)EDA業(yè)務(wù)部數字設計技術(shù)部門(mén)資深 EDA 主任工程師 Tatsuya Saito表示：“使用 Tessent RTL Pro 進(jìn)行下一代汽車(chē)半導體設計，能夠幫助 Renesas 延續左移策略，減少傳統設計流程的迭代次數，我們現在不僅可以完成這個(gè)既定目標，同時(shí)還能保持一流的覆蓋率和向量數量，為后端和驗證團隊提供包含 Tessent IP（包括 RTL 中的 VersaPoint 測試點(diǎn)）的相同完整設計視圖，這對 Renesas 提升競爭力而言至關(guān)重要?！?/p>

新解決方案與西門(mén)子 Tessent DFT 工具配合使用能夠實(shí)現先進(jìn)功能，Tessent RTL Pro 能夠分析 RTL 復雜性及其對測試點(diǎn)插入的適應性，從而評估是否能夠高效地編輯用戶(hù)的 RTL 結構，這是在整個(gè)設計過(guò)程中添加測試點(diǎn)時(shí)的一個(gè)關(guān)鍵因素，能夠幫助用戶(hù)縮短設計周期，加快產(chǎn)品上市速度。

在綜合之前添加 DFT 邏輯時(shí)，Tessent RTL Pro 的“左移”功能有助于增強第三方工具優(yōu)化面積和時(shí)序的能力，在門(mén)級電路中只需執行掃描鏈插入。設計插入在 RTL 開(kāi)發(fā)階段進(jìn)行，利用 RTL 輸出，實(shí)現與第三方綜合和驗證軟件的無(wú)縫集成。此外，RTL Pro 生成的設計文件可與任何下游的綜合或驗證流程配合使用，而無(wú)需封閉流程。

西門(mén)子數字化工業(yè)軟件Tessent部門(mén)副總裁兼總經(jīng)理Ankur Gupta表示：“Tessent RTL Pro 繼續履行西門(mén)子的使命，為芯片設計人員和 DFT 工程師提供業(yè)界領(lǐng)先的解決方案，用于其設計流程。由于能夠在設計的 RTL 階段中分析和插入封裝器單元、X-bounding 邏輯和 VersaPoint 測試點(diǎn)，客戶(hù)現在可以顯著(zhù)提高其設計的可測試性，從而進(jìn)一步推進(jìn)其左移計劃?！?/p>