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芯片設計
芯片設計 文章 進(jìn)入芯片設計技術(shù)社區
美祭出芯片新限令！ 禁售EDA軟件欲卡中國芯片設計命脈
- 川普政府近日再度出手，要求美國的半導體公司停止向中國大陸的企業(yè)銷(xiāo)售EDA軟件，這是芯片設計與制造的關(guān)鍵工具，美將藉此阻礙陸發(fā)展先進(jìn)芯片的能力。綜合路透、《金融時(shí)報》報導，Cadence（CDNS.O）、Synopsys（SNPS.O）與 Siemens EDA 在內的電子設計自動(dòng)化（EDA）軟件供應商，已接獲美國商務(wù)部的通知，要求停止向中國大陸提供技術(shù)。消息人士指出，美國商務(wù)部對每一件對華出口的許可申請進(jìn)行個(gè)案審查，顯示此舉并非全面禁止。商務(wù)部發(fā)言人拒絕評論這些通知內容，但表示，部門(mén)正在審查對中國具有戰略
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Questa One軟件使用AI驗證復雜的芯片設計
- 該套件由四個(gè)工具組成，旨在使用 AI 驅動(dòng)的自動(dòng)化來(lái)提高 IC 設計的生產(chǎn)力，以加速驗證。據西門(mén)子 EDA 數字驗證技術(shù)副總裁兼總經(jīng)理 Abhi Kolpekwar 稱(chēng)，ASIC 和 FPGA 設計的復雜性增加意味著(zhù)首次流片成功率分別低至 14% 和 13%。更快的模擬器或發(fā)動(dòng)機不足以減少流程和工作量以提高生產(chǎn)力，他繼續介紹該套件。該套件支持從 IP 到 SoC 系統的大型復雜設計，旨在擴展高級 3D-IC、基于小芯片的設計和軟件定義架構。該公司表示，第一個(gè)工具 Questa One 將覆蓋率與
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Arm盈利和營(yíng)收超預期，指引失望，盤(pán)后重挫超11%
- 芯片設計巨頭Arm公布財報，盈利和營(yíng)收均超出預期，實(shí)現創(chuàng )紀錄的營(yíng)收，季度營(yíng)收首次突破10億美元大關(guān)；但發(fā)布了令人失望的指引。周三美股盤(pán)后，Arm股價(jià)重挫超11%，英偉達盤(pán)后也小幅下跌。截至周三美股收盤(pán)，Arm年初至今微漲。周三盤(pán)后的下跌，令其年內錄得約11%的下跌。（1）主要財務(wù)數據營(yíng)收：第四財季總收入同比增長(cháng)34%，達到12.4億美元，首次突破10億美元大關(guān)，分析師預期為12.3億美元。Arm2025財年全年營(yíng)收首次突破40億美元。凈利潤：第四財季凈利潤錄得2.1億美元，較去年同期的2.24億美元下降6
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“資本創(chuàng )新、擁抱AI和自開(kāi)架構”是芯片設計業(yè)實(shí)現新舊動(dòng)能轉換的三大產(chǎn)業(yè)生態(tài)機會(huì )（一）
- 在經(jīng)過(guò)23年和24年連續兩年去庫存和恢復調整之后，2025年對于國內集成電路設計產(chǎn)業(yè)來(lái)講，是迎接挑戰去實(shí)現新舊動(dòng)能轉換的一年。DeepSeek等人工智能（AI）技術(shù)演進(jìn)推動(dòng)智能化普及帶來(lái)了諸多巨大的機會(huì )，它們正逐漸在越來(lái)越多的消費市場(chǎng)和垂直行業(yè)市場(chǎng)上顯現；全面國產(chǎn)化加速與川普上臺后更加復雜的地緣政治環(huán)境相互交融，也使集成電路這個(gè)需要全球市場(chǎng)的行業(yè)必須重新尋找做強的路徑，同時(shí)去擺脫殘酷的內卷；因此，關(guān)注產(chǎn)業(yè)生態(tài)中的不確定因素和一些新的變革，是芯片設計企業(yè)在2025年及以后求得更好發(fā)展的關(guān)鍵。觸發(fā)北京華興萬(wàn)邦
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新思科技推出AI Agent新技術(shù)，用于芯片設計
- 據報道，3月19日，新思科技發(fā)布革命性技術(shù)AgentEngineer，標志著(zhù)芯片設計正式邁入人工智能協(xié)同新時(shí)代。這項創(chuàng )新技術(shù)將工程師從繁復的晶體管排列工作中解放，轉而由AI系統接管從單個(gè)芯片到超大規模服務(wù)器系統的全流程設計。據介紹，在短期內，該公司將專(zhuān)注于人工智能Agents，讓人類(lèi)工程師可以對其下達指令。AgentEngineer技術(shù)采用分級賦能策略。初期階段，AI代理將作為人類(lèi)工程師的智能助手，執行電路設計驗證等專(zhuān)項任務(wù)。長(cháng)遠規劃則更具顛覆性——AI將統籌管理包含數千個(gè)異構芯片和組件的復雜系統，自動(dòng)協(xié)
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SmartDV完備的VIP助您實(shí)現又快又好的芯片設計！
- 隨著(zhù)現代芯片的復雜性不斷提高，驗證成為芯片設計過(guò)程中最耗時(shí)和費力的部分，許多芯片設計項目通常要耗費大約60%-80%的項目資源用于驗證，并且還成為了整個(gè)設計過(guò)程中的瓶頸，能否順利完成驗證成為了決定芯片上市時(shí)間（TTM）和項目整體成本的關(guān)鍵。正是因為這樣的復雜性和重要性，采用驗證IP（VIP）等工具，并與值得信賴(lài)的IP伙伴合作是回報最高的途徑，這將幫助芯片設計師解決過(guò)程中遇到的問(wèn)題。專(zhuān)業(yè)的驗證IP可以顯著(zhù)地增加驗證覆蓋范圍，可提前探知極端情況，并可顯著(zhù)地減少設置仿真系統所需的總體工作量（例如，創(chuàng )建模擬刺激）
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北大 "鉍基芯片" 橫空出世：硅時(shí)代，再見(jiàn)！
- 北京大學(xué)正大步邁入后硅時(shí)代與埃米級（?ngstr?m）半導體領(lǐng)域。該校研究團隊近日在《自然》雜志發(fā)表論文，宣布成功研制全球首顆二維低功耗全環(huán)繞柵場(chǎng)效應晶體管（GAAFET），這項由彭海林教授、邱晨光教授領(lǐng)銜的跨學(xué)科成果，被團隊成員稱(chēng)為 "里程碑式突破"。 彭海琳團隊合影（右一為彭海琳）技術(shù)核心：從 "硅基捷徑" 到 "二維換道"北大團隊制備出論文所述的 "晶圓級多層堆疊單晶二維全環(huán)繞柵結構"。何為二維環(huán)柵晶體管？顧名
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chiplet在UCIe 2.0標準仍具挑戰
- 即插即用的Chiplet是人們追求的目標，但UCIe 2.0是否讓我們離這一目標的實(shí)現更近了呢？問(wèn)題在于，當前推動(dòng)該標準的因素并非是即插即用所要求的那種互操作性。UCIe 2.0于2024年8月發(fā)布，它宣稱(chēng)具有更高的帶寬密度和提升的電源效率，同時(shí)還具備支持3D封裝、易于管理的系統架構等新特性。推動(dòng)這一標準的是行業(yè)內的關(guān)鍵領(lǐng)導者，包括日月光、阿里巴巴、AMD、Arm、谷歌云、英特爾、Meta、微軟、英偉達、高通、三星電子和臺積電等公司。然而，前沿領(lǐng)域所需的標準可能與市場(chǎng)其他部分的需求不同。YorChip公司
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美國大學(xué)披露：中國芯片研究論文領(lǐng)先美國等其他高產(chǎn)國家
- 3月4日消息，據新華社報道，華盛頓當地時(shí)間3月3日，美國喬治敦大學(xué)“新興技術(shù)觀(guān)察項目（ETO）”在其網(wǎng)站發(fā)布了一份報告。該報告稱(chēng)：在2018年至2023年間，在全球發(fā)表的芯片設計和制造相關(guān)論文中，中國研究人員的論文數量遠超其他國家，同時(shí)，中國在高被引論文方面表現也很出色。報告數據顯示，2018年至2023年間，全球發(fā)布約47.5萬(wàn)篇與芯片設計和制造相關(guān)的論文。其中34%的論文有來(lái)自中國機構的作者參與，15%的論文有美國作者參與，18%的論文有歐洲作者參與?？傮w來(lái)看，中國作為芯片設計和制造方面最大的研究論文
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智能化加速標準和協(xié)議的更新，并推動(dòng)驗證IP（VIP）在芯片設計中的更廣泛應用
- 隨著(zhù)AI技術(shù)向邊緣和端側設備廣泛滲透，芯片設計師不僅需要考慮在其設計中引入加速器，也在考慮采用速度更快和帶寬更高的總線(xiàn)和接口來(lái)傳送數據。在2025年初于拉斯維加斯舉行的消費電子展（CES）上，相關(guān)行業(yè)組織宣布了兩項顯示接口技術(shù)的重大進(jìn)展，即HDMI 2.2和DisplayPort 2.1b；此外，加上去年下半年剛剛推出的藍牙6.0和Wi-Fi 7等協(xié)議，讓許多無(wú)晶圓廠(chǎng)半導體公司忙于將這些標準和協(xié)議集成到他們的芯片中。針對這些新發(fā)布的標準和協(xié)議，以及他們相對更早的版本，驗證IP（VIP）已被證明是一種能夠更
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芯片中的RDL（重分布層）是什么？
- 在芯片設計和制造中，RDL（Redistribution Layer，重分布層） 是指通過(guò)在芯片上增加金屬布線(xiàn)層來(lái)重新分布芯片的信號連接。RDL主要用于將芯片內部的信號引出到所需的位置，以便于后續封裝或連接其他電路。RDL 的作用信號重分布：芯片內部的輸入輸出（I/O）通常位于芯片的邊緣，但在某些封裝方式（如BGA或CSP）中，需要將這些信號重新布線(xiàn)到芯片的特定位置，便于外部引腳連接。實(shí)現多點(diǎn)連接：提供靈活的布線(xiàn)方案，使得信號可以從芯片的任何區域引出到封裝的目標區域。支持高級封裝技術(shù)：如倒裝芯片
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芯片設計僅靠 AI 還不夠，可能需要經(jīng)典搜索和機器學(xué)習結合
- 自1971 年費德里科·法金 （Federico Faggin） 完成第一個(gè)商用微處理器 Intel 4004 的草圖以來(lái)，芯片設計已經(jīng)取得了長(cháng)足的進(jìn)步，當時(shí)他只用了直尺和彩色鉛筆。今天的設計人員可以使用大量的軟件工具來(lái)規劃和測試新的集成電路。但是，隨著(zhù)芯片變得越來(lái)越復雜（有些芯片包含數千億個(gè)晶體管），設計人員必須解決的問(wèn)題也越來(lái)越復雜。而這些工具并不總是能勝任這項任務(wù)?，F代芯片工程是一個(gè)由九個(gè)階段組成的迭代過(guò)程，從系統規范到封裝。每個(gè)階段都有多個(gè)子階段，每個(gè)子階段可能需要數周到數月的時(shí)間，具體取決于問(wèn)題
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半導體行業(yè)最高性能！Eliyan 推出芯?；ミB PHY：3nm 工藝、64Gbps / bump
- IT之家 10 月 12 日消息，Eliyan 公司于 10 月 9 日發(fā)布博文，宣布在美國加州成功交付首批 NuLink?-2.0 芯?；ミB PHY，該芯片采用 3nm 工藝制造。這項技術(shù)不僅實(shí)現了 64Gbps / bump 的行業(yè)最高性能，還在多芯粒架構中提供了卓越的帶寬和低功耗解決方案，標志著(zhù)半導體互連領(lǐng)域的一次重大突破。IT之家注：芯?；ミB PHY 是一種用于連接多個(gè)芯片小塊（chiplet）的物理層接口，旨在實(shí)現高帶寬、低延遲和低功耗的數據傳輸。Eliyan 的芯片互連 P
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芯片設計介紹
從芯片設計一次性成功和設計工具展開(kāi)講述，設計過(guò)程包括：前端設計、后端設計和設計驗證。下面將開(kāi)始講述芯片設計概述。
由于成本提高和產(chǎn)品周期縮短，芯片開(kāi)發(fā)者正致力于芯片設計的一次性成功。在芯片的設計過(guò)程中，制造商正在使用一些方法幫助設計者理解和實(shí)現面向制造(DFM)的設計技術(shù)。他們具備芯片效果、工藝細節、制造成本方面的知識，能夠給設計者提供指導，幫助設計者提高產(chǎn)量并降低芯片成本。
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