chiplet在UCIe 2.0標準仍具挑戰

即插即用的Chiplet是人們追求的目標，但UCIe 2.0是否讓我們離這一目標的實(shí)現更近了呢？問(wèn)題在于，當前推動(dòng)該標準的因素并非是即插即用所要求的那種互操作性。

UCIe 2.0于2024年8月發(fā)布，它宣稱(chēng)具有更高的帶寬密度和提升的電源效率，同時(shí)還具備支持3D封裝、易于管理的系統架構等新特性。推動(dòng)這一標準的是行業(yè)內的關(guān)鍵領(lǐng)導者，包括日月光、阿里巴巴、AMD、Arm、谷歌云、英特爾、Meta、微軟、英偉達、高通、三星電子和臺積電等公司。

然而，前沿領(lǐng)域所需的標準可能與市場(chǎng)其他部分的需求不同。YorChip公司的創(chuàng )始人卡什·喬哈爾表示：“這些標準是由數據中心領(lǐng)域的企業(yè)推動(dòng)的，相關(guān)的物理層PHY瞄準的是前沿工藝節點(diǎn)，這增加了復雜性。對于世界上其他市場(chǎng)來(lái)說(shuō)，這些市場(chǎng)關(guān)注的是成本較低的設備，目標工藝節點(diǎn)在28納米到12納米之間，人們只想要標準的構建模塊，然后使用FPGA或ASIC將它們連接起來(lái)。在低端市場(chǎng)，其實(shí)更需要一個(gè)標準。這些客戶(hù)非?？粗乜蓮陀眯?。如果你在最前沿進(jìn)行設計，用舊標準來(lái)限制自己是毫無(wú)意義的?！?/p>

那么，這個(gè)標準究竟是為誰(shuí)制定的呢？弗勞恩霍夫集成電路研究所自適應系統工程部門(mén)的高效電子負責人安迪·海尼格表示：“對于數據中心和人工智能加速器領(lǐng)域的應用，UCIe將確立其作為標準的地位。但對于其他應用場(chǎng)景，挑戰在于構建具有成本效益且穩健的小芯片解決方案，目前尚不清楚UCIe是否是合適的標準。在這些情況下，可能需要進(jìn)一步的擴展或修改，甚至可能需要一個(gè)不同的標準?！?/p>

在數據中心內部，沒(méi)有人看好第三方Chiplet市場(chǎng)。Blue Cheetah公司的首席執行官埃拉德·阿隆表示：“像UCIe這樣的標準，作為一種基線(xiàn)架構和一組基線(xiàn)特性是有用的，當它不妨礙你的設計時(shí)，你可以采用它。一旦有一個(gè)可以調整的參數，能讓你實(shí)現更好的成本效益或更低的功耗，你就會(huì )去調整它，因為你實(shí)際上并沒(méi)有放棄互操作性。你只是為最終產(chǎn)品獲得了一些好處?！?/p>

人們希望新標準的優(yōu)勢能夠擴展到更廣泛的市場(chǎng)。Cadence公司硅解決方案集團的裸片到IP產(chǎn)品營(yíng)銷(xiāo)總監馬揚克·巴特那格爾表示：“對于雙方一起設計的定制小芯片，UCIe 2.0確保了內部集成的高效性。對于第三方生態(tài)系統，其標準化的接口以及測試/調試功能促進(jìn)了不同供應商之間的無(wú)縫互操作性，推動(dòng)了更廣泛的應用?！?/p>

要實(shí)現廣泛應用，仍然存在一些障礙。新思科技高性能計算IP解決方案產(chǎn)品管理副總裁米克·波斯納（Mick Posner）表示：“要讓一個(gè)市場(chǎng)蓬勃發(fā)展，需要更多的互操作性。這仍然是一項新興技術(shù)。在過(guò)去的一年里，我們看到了新的封裝技術(shù)的出現。如果你關(guān)注高性能計算領(lǐng)域，封裝技術(shù)尚未統一。目前有嵌入式多芯片互連橋（EMIB）和晶圓級封裝（CoWoS）技術(shù)。這些技術(shù)都在競相提供差異化優(yōu)勢，但從技術(shù)角度來(lái)看，它們尚未實(shí)現統一。雖然裸片到裸片的規格已經(jīng)成熟，獲取相關(guān)技術(shù)也變得更容易，但你無(wú)法隨意混合搭配?！?/p>

UCIe 2.0的新特性

該標準在幾個(gè)方面取得了進(jìn)展。阿隆表示：“UCIe 2.0做了很多非常出色的工作。它在3D方面的設計非常出色，充實(shí)了很多細節，擴展了引腳布局和配置的范圍。它正朝著(zhù)正確的方向發(fā)展?！?/p>

雖然目前很少有人真正在研發(fā)真正的3D芯片，但從長(cháng)遠來(lái)看會(huì )有好處。YorChip公司的喬哈爾表示：“從互操作性的角度來(lái)看，UCI 3D非常出色，因為幾乎不存在通道的概念。一個(gè)裸片與另一個(gè)裸片通信。物理層非常簡(jiǎn)單。它基本上就是一個(gè)反相器，所以即使是兩個(gè)芯片，也幾乎就像在同一個(gè)芯片內部一樣。沒(méi)有串行化過(guò)程，沒(méi)有訓練步驟，沒(méi)有延遲鎖定環(huán)，也沒(méi)有均衡處理——沒(méi)有那些消耗功率的復雜操作?！?/p>

要實(shí)現這一目標還需要幾個(gè)步驟。西門(mén)子數字工業(yè)軟件公司的工程站點(diǎn)負責人路易斯·羅德里格斯表示：“UCIe 1.1在物理層和裸片到裸片層提供了互操作性，但在軟件和管理層卻沒(méi)有。大多數UCIe 1.1項目都是單裸片對單裸片的。UCIe 2.0增加了系統架構和管理層，應該能夠支持復雜的拓撲結構，并提供一種標準的方式來(lái)管理、調試和運行在具有復雜UCIe拓撲結構的封裝上的診斷工具?！?/p>

新思科技的波斯納表示：“假設你的系統中有多個(gè)小芯片。系統需要啟動(dòng)，并且需要有一個(gè)協(xié)議，該協(xié)議可以通過(guò)UCIe的主頻段或邊帶運行，以管理系統的啟動(dòng)過(guò)程。系統中會(huì )有一個(gè)裸片作為系統的協(xié)調器。也許這個(gè)裸片上有你的主要可測試性端口，比如JTAG接口或其他類(lèi)似的端口。在UCIe 2.0之前，沒(méi)有管理該系統的協(xié)議的標準定義。但這還不止于此。它還涉及可測試性，比如你可能有一個(gè)從根本上來(lái)說(shuō)只有UCIe接口的裸片。那么你如何在系統中管理它的可測試性呢？他們定義了超出物理協(xié)議范圍的系統能力，同時(shí)規定了如何通過(guò)主接口或邊帶接口進(jìn)行交互?！?/p>

但并非所有人都支持。阿隆表示：“還有其他方法可以解決許多相同的問(wèn)題，只是在開(kāi)銷(xiāo)和對所需功能的侵入性方面存在一些權衡。如今，每個(gè)人都有不同的方法來(lái)處理這些事情，而且它們都是針對略有不同的用例進(jìn)行了優(yōu)化?！?/p>

但標準化也帶來(lái)了其他優(yōu)勢。西門(mén)子的羅德里格斯表示：“就管理層而言，UCIe 2.0具有前瞻性，它提供了一種標準化的方式來(lái)管理小芯片，并關(guān)注諸如面向可測試性、可制造性等方面的設計，比如測試和調試。這不僅為小芯片供應商開(kāi)發(fā)軟件提供了機會(huì )，也為EDA供應商開(kāi)發(fā)用于測試這些小芯片的額外工具提供了機會(huì )。我認為公司不能只是簡(jiǎn)單地將其應用到封裝上。他們會(huì )對這些小芯片進(jìn)行獨立測試，并且結合UCIe 2.0進(jìn)行測試。管理層和DFx方面的新增功能使公司能夠以標準的方式進(jìn)行這些操作?！?/p>

開(kāi)發(fā)鏈的所有環(huán)節都需要考慮在內。SmartDV公司的營(yíng)銷(xiāo)副總裁麥肯齊·羅斯表示：“先進(jìn)的可管理性功能和協(xié)議使得在多小芯片系統中能夠實(shí)現精確的內存訪(fǎng)問(wèn)和高效的通信。通過(guò)解決系統集成和生命周期管理的復雜性問(wèn)題，UCIe 2.0簡(jiǎn)化了基于小芯片的架構的采用過(guò)程。隨著(zhù)它逐漸成為邏輯小芯片的新興標準，進(jìn)行全面的驗證對于確保合規性和可靠性變得至關(guān)重要?！?/p>

即插即用Chiplet的前景

如今，Chiplet仍然處于技術(shù)前沿，只有少數能夠承擔成本的企業(yè)才能使用。在過(guò)去的一年里，我們只看到了兩三個(gè)關(guān)于Chiplet的發(fā)布消息。其核心概念是，你應該能夠降低自己項目的復雜性，并且可以購買(mǎi)現成的小芯片，用于在封裝中添加FPGA、人工智能加速器、內存等功能，然后只需要關(guān)注集成和管理這些不同的模塊。但現在就下結論還為時(shí)尚早。

同時(shí)，也必須有一個(gè)令人信服的理由來(lái)推動(dòng)這一發(fā)展。波斯納表示：“多裸片設計的一個(gè)潛在問(wèn)題是，它會(huì )增加復雜性。但多裸片設計的價(jià)值非常高，以至于公司愿意承擔這種復雜性來(lái)解決一系列問(wèn)題?？赡苁撬麄冇龅搅斯庹殖叽绲南拗?，也可能是他們想要進(jìn)行計算擴展。他們愿意承擔這種額外的復雜性。我們的目標是不斷改進(jìn)我們的交付成果，以便以更無(wú)縫的方式實(shí)現這一目標。在那個(gè)時(shí)候，這不僅僅是一個(gè)知識產(chǎn)權（IP）的問(wèn)題。它必須包括工具、生態(tài)系統、設計流程、參考設計，一直到整個(gè)小芯片的潛在參考方案?！?/p>

雖然UCIe解決了兩個(gè)裸片如何通信的問(wèn)題，但其他問(wèn)題仍然存在。定義互連方式有點(diǎn)本末倒置。即使我們完全解決了這個(gè)問(wèn)題，也不一定就能實(shí)現即插即用的小芯片。在小芯片層面，你無(wú)法實(shí)現與接口無(wú)關(guān)的即插即用和互操作性。

問(wèn)題存在于多個(gè)層面。阿爾法威半導體（Alphawave Semi）公司的產(chǎn)品營(yíng)銷(xiāo)經(jīng)理索尼·卡普爾（Soni Kapoor）表示：“UCIe 2.0標準朝著(zhù)正確的方向邁出了一步，它提供了一個(gè)更完整的互連平臺，涵蓋了電氣層、物理層（PHY）和協(xié)議層，以及可測試性和可管理性——即兩個(gè)裸片如何相互交互、我們如何測試它們、如何加載固件（FW）。與行業(yè)內其他舉措不同，在其他舉措中，片上系統（SoC）基礎設施將所有這些方面作為定制解決方案來(lái)確定和開(kāi)發(fā)，而UCIe標準是行業(yè)內第一個(gè)將它們結合起來(lái)的標準。新的規范為封裝內系統的用戶(hù)提供了一個(gè)良好的平臺，使他們能夠根據自己的特定分解需求進(jìn)行采用和配置。與行業(yè)內其他舉措不同，在其他舉措中，片上系統（SoC）基礎設施將所有這些方面作為定制解決方案來(lái)確定和開(kāi)發(fā)，而UCIe標準是行業(yè)內第一個(gè)將它們結合起來(lái)的標準。新的規范為封裝內系統的用戶(hù)提供了一個(gè)良好的平臺，使他們能夠根據自己的特定分解需求進(jìn)行采用和配置?！?/p>

然而，在使用流模式的協(xié)議層方面仍然沒(méi)有實(shí)現標準化?？ㄆ諣柋硎荆骸爱斍暗男?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/芯片設計">芯片設計需要一種低延遲的數據分組方法，這需要其他行業(yè)生態(tài)系統來(lái)接手并針對特定應用進(jìn)行優(yōu)化。這種差距導致了一些專(zhuān)有的解決方案，這些方案針對低延遲、低功耗和高帶寬對裸片到裸片的數據路徑進(jìn)行了優(yōu)化。我們也很高興看到像安謀國際（Arm）推動(dòng)的新舉措，他們擴展了自己的高級微控制器總線(xiàn)架構（AMBA）協(xié)議家族，以支持一致性的芯片到芯片（現在也包括裸片到裸片）規范，采用者可以使用這些規范，我們認為像這樣的更多例子將會(huì )把UCIe物理層作為新的特定協(xié)議應用的基礎來(lái)進(jìn)行分層設計?！?/p>

封裝也帶來(lái)了其他挑戰。喬哈爾表示：“對于像高帶寬內存（HBM）這樣的先進(jìn)封裝，它確實(shí)可以發(fā)揮作用。因為在互連方面它的通道更簡(jiǎn)單，只有兩毫米。對于高性能數據中心領(lǐng)域的企業(yè)來(lái)說(shuō)，這才是現實(shí)情況。對他們來(lái)說(shuō)，成本不是問(wèn)題。盡管使用先進(jìn)封裝設備更容易實(shí)現互操作性，但在商業(yè)市場(chǎng)上人們實(shí)際上無(wú)法使用這些設備。這并不像從別人那里購買(mǎi)一個(gè)物理層（PHY），然后一下子把芯片組裝起來(lái)，就能做出一個(gè)人們可以購買(mǎi)的小芯片那么簡(jiǎn)單。在封裝以及互操作性方面都存在巨大的問(wèn)題?！?/p>

在每個(gè)階段都存在復雜性。QuickLogic公司的產(chǎn)品管理高級總監毛王（Mao Wang）表示：“存在芯片如何互連的物理定義問(wèn)題，比如硅通孔（TSV）的位置，以及人們試圖解決的所有這些物理封裝問(wèn)題。小芯片之間也存在邏輯互連問(wèn)題。如果你有一個(gè)來(lái)自供應商A的小芯片和一個(gè)來(lái)自供應商B的小芯片，你如何確保這兩個(gè)小芯片能夠通信呢？使用基于FPGA的小芯片可以解決這個(gè)問(wèn)題?，F在你有能力在UCIe物理層之上定義任何你想要的協(xié)議。無(wú)論你想如何將數據從一個(gè)小芯片發(fā)送到另一個(gè)小芯片，我們都能夠實(shí)現通信。這一點(diǎn)非常重要，尤其是當我們考慮到一個(gè)更主流的市場(chǎng)，這個(gè)市場(chǎng)將從小芯片中受益?！?/p>

必須有人來(lái)定義小芯片的物理外觀(guān)。阿隆表示：“開(kāi)放計算項目（OCP）開(kāi)展了開(kāi)放小芯片經(jīng)濟計劃，并且正在試圖定義這些小芯片插座。另一個(gè)引起廣泛關(guān)注的事件是由美國《芯片與科學(xué)法案》資助的國家先進(jìn)封裝項目發(fā)布的資助機會(huì )通知。其中一個(gè)組成部分就是定義特定的小芯片。他們想知道這些小芯片是什么，它們如何組合在一起，以及它們的功能是什么。在你的系統設計中，你可以在特定位置插入哪些第三方設備。即插即用愿景的吸引力非常強大，以至于人們圍繞著(zhù)如何實(shí)現它進(jìn)行了大量的討論和努力?！?/p>

成本仍然是一個(gè)巨大的障礙。喬哈爾表示：“還有另一個(gè)標準叫做‘一堆線(xiàn)’（BoW），它可以針對標準封裝，這是開(kāi)始使用小芯片的最簡(jiǎn)單方法。它們可以驅動(dòng)大約10毫米到15毫米的通道長(cháng)度而無(wú)需端接，端接后可達25毫米。如果你采用64位鏈路，這是一種點(diǎn)對點(diǎn)連接。你需要64個(gè)接收鏈路，并且需要64個(gè)發(fā)送鏈路（TX）。這涉及到大量的引腳。如果引腳間距為130毫米，那么每個(gè)鏈路的面積約為6平方毫米，而一個(gè)鏈路有兩個(gè)這樣的部分。從成本角度來(lái)看，這是不可行的。另一個(gè)挑戰是，為了使這種長(cháng)度的鏈路正常工作，信號完整性和電源完整性會(huì )變得非常棘手。如果你有一個(gè)長(cháng)鏈路，即使使用來(lái)自同一供應商但處于不同工藝節點(diǎn)的物理層（PHY），要使它在長(cháng)距離、不同材料的情況下正常工作，也會(huì )非常麻煩。

偏離重點(diǎn)

UCIe是否能夠實(shí)現一個(gè)開(kāi)放的小芯片市場(chǎng)，還是它只是在滿(mǎn)足現有采用者的需求呢？這是一個(gè)關(guān)于小芯片可能為主流市場(chǎng)帶來(lái)的優(yōu)勢的問(wèn)題。

阿爾法威半導體公司的卡普爾表示：“如今，用戶(hù)能夠承擔基于芯片組的設計，因為他們需要更高的計算能力、更多的輸入輸出（I/O）帶寬和更多的內存帶寬。小芯片并不適合所有人。UCIe在細分市場(chǎng)方面做得很好，它基于低成本標準封裝和高端先進(jìn)封裝提供解決方案，在2.0版本中甚至為更昂貴的系統（如3D封裝）引入了選項。有一種誤解認為UCIe會(huì )產(chǎn)生額外開(kāi)銷(xiāo)，并且如果你想滿(mǎn)足所有標準期望，你的裸片到裸片（D2D）系統就無(wú)法優(yōu)化。在物理層（PHY）方面，沒(méi)有什么神奇之處，你需要處理封裝通道的問(wèn)題，而UCIe標準在針對每個(gè)用例和外形尺寸優(yōu)化物理層方面做得非常出色?！?/p>

在小芯片能夠從商業(yè)市場(chǎng)上獲取并插入任何設計之前，仍有許多工作要做。QuickLogic公司的王表示：“小芯片概念的核心在于，那些能夠使用經(jīng)過(guò)驗證的小芯片的中型公司可以降低成本。他們希望創(chuàng )造出獨特的產(chǎn)品，而無(wú)需從頭開(kāi)始構建整個(gè)專(zhuān)用集成電路（ASIC），因為那樣會(huì )花費他們更長(cháng)的時(shí)間，并且開(kāi)發(fā)成本更高?！?/p>

成本仍然是一個(gè)巨大的阻礙。對于小芯片技術(shù)的廣泛應用而言，如何降低成本成為了關(guān)鍵問(wèn)題。

從技術(shù)研發(fā)的角度來(lái)看，小芯片的設計和制造需要投入大量的資源。盡管小芯片可以通過(guò)集成不同功能的模塊來(lái)實(shí)現更靈活的設計，但這也意味著(zhù)需要對多個(gè)芯片進(jìn)行設計、制造和測試，增加了研發(fā)的復雜性和成本。而且，為了實(shí)現小芯片之間的高效互連，需要采用先進(jìn)的封裝技術(shù)，如硅通孔（TSV）、扇出型晶圓級封裝（FOWLP）等，這些技術(shù)的成本也相對較高。

從市場(chǎng)推廣的角度來(lái)看，小芯片市場(chǎng)目前還處于發(fā)展初期，生態(tài)系統不夠完善。缺乏標準化的接口和協(xié)議，使得不同供應商的小芯片之間難以實(shí)現互操作性，這也限制了小芯片的應用范圍和市場(chǎng)規模。同時(shí)，由于小芯片的應用相對較少，供應商的生產(chǎn)規模較小，難以實(shí)現規模經(jīng)濟，進(jìn)一步增加了成本。

然而，隨著(zhù)技術(shù)的不斷發(fā)展和市場(chǎng)的逐漸成熟，小芯片技術(shù)有望克服這些挑戰。一方面，隨著(zhù)半導體工藝的不斷進(jìn)步，小芯片的制造工藝將不斷優(yōu)化，成本有望逐漸降低。另一方面，隨著(zhù)市場(chǎng)對小芯片的需求不斷增加，越來(lái)越多的供應商將進(jìn)入市場(chǎng)，推動(dòng)小芯片生態(tài)系統的完善和發(fā)展。標準化的接口和協(xié)議將逐漸得到推廣和應用，小芯片之間的互操作性將得到提高，從而促進(jìn)小芯片技術(shù)的廣泛應用。

此外，政府和行業(yè)組織也可以發(fā)揮重要作用。政府可以通過(guò)制定相關(guān)政策和標準，引導和支持小芯片技術(shù)的發(fā)展。行業(yè)組織可以加強行業(yè)內的合作與交流，推動(dòng)小芯片技術(shù)的標準化和規范化。例如，開(kāi)放計算項目（OCP）、UCIe聯(lián)盟等組織正在積極推動(dòng)小芯片技術(shù)的發(fā)展和應用，通過(guò)制定標準和規范，促進(jìn)小芯片之間的互操作性和兼容性。

對于UCIe標準來(lái)說(shuō)，雖然目前還存在一些問(wèn)題和挑戰，但它為小芯片技術(shù)的發(fā)展提供了一個(gè)重要的框架和基礎。隨著(zhù)UCIe標準的不斷完善和優(yōu)化，以及相關(guān)技術(shù)的不斷進(jìn)步，小芯片技術(shù)有望實(shí)現即插即用的目標，為半導體行業(yè)帶來(lái)新的發(fā)展機遇。

在未來(lái)，小芯片技術(shù)將在人工智能、物聯(lián)網(wǎng)、高性能計算等領(lǐng)域得到廣泛應用。例如，在人工智能領(lǐng)域，小芯片可以集成不同的計算模塊，如神經(jīng)網(wǎng)絡(luò )處理器、圖形處理器等，實(shí)現更高效的計算和處理能力。在物聯(lián)網(wǎng)領(lǐng)域，小芯片可以實(shí)現低功耗、高集成度的設備設計，滿(mǎn)足物聯(lián)網(wǎng)設備對成本和功耗的要求。在高性能計算領(lǐng)域，小芯片可以通過(guò)集成多個(gè)處理器核心，實(shí)現更高的計算性能和擴展性。