芯片設計全流程概述
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1、規格制定
芯片規格，也就像功能列表一樣，是客戶(hù)向芯片設計公司（稱(chēng)為Fabless，無(wú)晶圓設計公司）提出的設計要求，包括芯片需要達到的具體功能和性能方面的要求。2、詳細設計
Fabless根據客戶(hù)提出的規格要求，拿出設計解決方案和具體實(shí)現架構，劃分模塊功能。3、HDL編碼使用硬件描述語(yǔ)言（VHDL，Verilog HDL，業(yè)界公司一般都是使用后者）將模塊功能以代碼來(lái)描述實(shí)現，也就是將實(shí)際的硬件電路功能通過(guò)HDL語(yǔ)言描述出來(lái)，形成RTL（寄存器傳輸級）代碼。
4、仿真驗證仿真驗證就是檢驗編碼設計的正確性，檢驗的標準就是第一步制定的規格。看設計是否精確地滿(mǎn)足了規格中的所有要求 。規格是設計正確與否的黃金標準，一切違反，不符合規格要求的，就需要重新修改設計和編碼。設計和仿真驗證是反復迭代的過(guò)程，直到驗證結果顯示完全符合規格標準。
5、邏輯綜合――Design Compiler仿真驗證通過(guò)，進(jìn)行邏輯綜合。邏輯綜合的結果就是把設計實(shí)現的HDL代碼翻譯成門(mén)級網(wǎng)表netlist。綜合需要設定約束條件，就是你希望綜合出來(lái)的電路在面積，時(shí)序等目標參數上達到的標準。 邏輯綜合需要基于特定的綜合庫，不同的庫中，門(mén)電路基本標準單元（standard cell）的面積，時(shí)序參數是不一樣的。所以，選用的綜合庫不一樣，綜合出來(lái)的電路在時(shí)序，面積上是有差異的。一般來(lái)說(shuō)，綜合完成后需要再次做仿真驗證（這個(gè)也稱(chēng)為后仿真，之前的稱(chēng)為前仿真）。邏輯綜合工具Synopsys的Design Compiler。
6、STAStatic Timing Analysis（STA），靜態(tài)時(shí)序分析，這也屬于驗證范疇，它主要是 在時(shí)序上對電路進(jìn)行驗證，檢查電路是否存在建立時(shí)間（setup time）和保持時(shí)間（hold time）的違例（violation）。這個(gè)是數字電路基礎知識，一個(gè)寄存器出現這兩個(gè)時(shí)序違例時(shí)，是沒(méi)有辦法正確采樣數據和輸出數據的，所以以寄存器為基礎的數字芯片功能肯定會(huì )出現問(wèn)題。
STA工具有Synopsys的Prime Time。
7、形式驗證這也是驗證范疇，它是從功能上（STA是時(shí)序上）對綜合后的網(wǎng)表進(jìn)行驗證。 常用的就是等價(jià)性檢查方法，以功能驗證后的HDL設計為參考，對比綜合后的網(wǎng)表功能，他們是否在功能上存在等價(jià)性。這樣做是為了保證在邏輯綜合過(guò)程中沒(méi)有改變原先HDL描述的電路功能。
形式驗證工具有Synopsys的Formality。
從設計程度上來(lái)講，前端設計的結果就是得到了芯片的門(mén)級網(wǎng)表電路。
Backend design flow ：
1、DFTDesign For Test，可測性設計。芯片內部往往都自帶測試電路，DFT的目的就是在設計的時(shí)候就考慮將來(lái)的測試。DFT的常見(jiàn)方法就是，在設計中插入掃描鏈，將非掃描單元（如寄存器）變?yōu)閽呙鑶卧?/span>關(guān)于DFT，有些書(shū)上有詳細介紹，對照圖片就好理解一點(diǎn)。DFT工具Synopsys的DFT Compiler2、布局規劃(FloorPlan)布局規劃就是 放置芯片的宏單元模塊，在總體上確定各種功能電路的擺放位置，如IP模塊，RAM，I/O引腳等等。布局規劃能直接影響芯片最終的面積。工具為Synopsys的Astro3、CTSClock Tree Synthesis， 時(shí)鐘樹(shù)綜合，簡(jiǎn)單點(diǎn)說(shuō)就是時(shí)鐘的布線(xiàn)。 由于時(shí)鐘信號在數字芯片的全局指揮作用，它的分布應該是對稱(chēng)式的連到各個(gè)寄存器單元，從而使時(shí)鐘從同一個(gè)時(shí)鐘源到達各個(gè)寄存器時(shí)，時(shí)鐘延遲差異最小。這也是為什么時(shí)鐘信號需要單獨布線(xiàn)的原因。CTS工具有Synopsys的Physical Compiler。
4、布線(xiàn)(Place & Route)
這里的布線(xiàn)就是 普通信號布線(xiàn)了，包括各種標準單元（基本邏輯門(mén)電路）之間的走線(xiàn)。比如我們平常聽(tīng)到的0.13um工藝，或者說(shuō)90nm工藝，實(shí)際上就是這里金屬布線(xiàn)可以達到的最小寬度，從微觀(guān)上看就是MOS管的溝道長(cháng)度。工具有Synopsys的Astro。5、寄生參數提取由于導線(xiàn)本身存在的電阻，相鄰導線(xiàn)之間的互感,耦合電容在芯片內部會(huì )產(chǎn)生信號噪聲，串擾和反射。這些效應會(huì )產(chǎn)生信號完整性問(wèn)題，導致信號電壓波動(dòng)和變化，如果嚴重就會(huì )導致信號失真錯誤。 提取寄生參數進(jìn)行再次的分析驗證，分析信號完整性問(wèn)題是非常重要的。工具Synopsys的Star-RCXT。6、版圖物理驗證
對完成布線(xiàn)的物理版圖進(jìn)行功能和時(shí)序上的驗證，驗證項目很多，如LVS（Layout Vs Schematic）驗證，簡(jiǎn)單說(shuō)，就是版圖與邏輯綜合后的門(mén)級電路圖的對比驗證；DRC（Design Rule Checking）：設計規則檢查，檢查連線(xiàn)間距，連線(xiàn)寬度等是否滿(mǎn)足工藝要求， ERC（Electrical Rule Checking）：電氣規則檢查，檢查短路和開(kāi)路等電氣 規則違例；等等。
工具為Synopsys的Hercules。
實(shí)際的后端流程還包括電路功耗分析，以及隨著(zhù)制造工藝不斷進(jìn)步產(chǎn)生的DFM（可制造性設計）問(wèn)題，在此不贅述了。
物理版圖驗證完成也就是整個(gè)芯片設計階段完成，下面的就是芯片制造了。物理版圖以GDS II的文件格式交給芯片代工廠(chǎng)（稱(chēng)為Foundry）在晶圓硅片上做出實(shí)際的電路，再進(jìn)行封裝和測試，就得到了我們實(shí)際看見(jiàn)的芯片。
-End-
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