臺積電推出設計參考流程9.0版 可支持40nm制程

　　臺積電公司日前宣布推出最新的設計參考流程9.0版，能夠進(jìn)一步降低40nm制程芯片設計的挑戰，提升芯片設計精確度，并提高生產(chǎn)良率。設計參考流程9.0版是由臺積電與合作伙伴開(kāi)發(fā)完成，是臺積電近日揭示的開(kāi)放創(chuàng )新平臺（Open Innovation Platform）中相當重要的構成要素之一。

　　開(kāi)放創(chuàng )新平臺由臺積電為其客戶(hù)以及設計生態(tài)系統伙伴所建構，可以提早上市時(shí)程、提升投資效益以及減少資源浪費，并建構在可以協(xié)助客戶(hù)完成芯片設計的IP以及設計生態(tài)系統介面的基礎之上。

　　設計參考流程9.0版針對使用包括40nm在內的臺積電先進(jìn)制程所可能面臨的全新設計挑戰，提供直覺(jué)式半世代支援，另外，除了以共通公路格式（CPF）為基礎的設計參考流程之外，也提供支援以統一功率格式（UPF）為基礎的全新低耗電自動(dòng)化設計參考流程、新的以統計分析資料為依據的設計功能以及層階架構可制造性設計功能。

　　臺積電設計參考流程9.0版也已經(jīng)通過(guò)本公司提供給設計生態(tài)環(huán)境合作伙伴的AAA-主動(dòng)精確保證機制（Active Accuracy Assurance Initiative）標準的驗證。設計參考流程9.0版本著(zhù)眼于使用上的便利性，并提供芯片設計人員經(jīng)過(guò)驗證的設計工具參考以及設計參考流程，確保芯片設計從規格制定到投片生產(chǎn)都能有正確的依循。

　　臺積電設計建構行銷(xiāo)處資深處長(cháng)莊少特表示，目前已經(jīng)有許多客戶(hù)開(kāi)始采用臺積電公司最先進(jìn)的40nm制程技術(shù)進(jìn)行下一代產(chǎn)品設計，因此有需要設計參考流程。透過(guò)與設計自動(dòng)化工具以及其他設計生態(tài)環(huán)境合作伙伴先期以及密切的合作，臺積電成功推出了設計參考流程9.0版。透過(guò)臺積電經(jīng)過(guò)實(shí)際制程驗證的設計生態(tài)環(huán)境，芯片設計人員可以充分利用臺積電公司最先進(jìn)制程所提供的種種優(yōu)勢。