賽靈思客戶(hù)共賀Vivado設計套件推出

　　Aliathon 公司，賽靈思聯(lián)盟計劃認證成員
　　“作為 OTN 市場(chǎng)的 FPGA 解決方案領(lǐng)先供應商，快速高效的設計對于 Aliathon 的成功至關(guān)重要，尤其是 100G 或 100G 以上的網(wǎng)絡(luò )。Vivado 設計套件幫助我們盡可能減少芯片使用量和布局布線(xiàn)次數。這樣可以幫助 Aliathon 降低功耗，提高性能，減少設計次數，從而為客戶(hù)提供更加出色的解決方案。” – Steve McDonald，總監

　　Hardent 公司，賽靈思聯(lián)盟計劃認證成員
　　“Hardent 致力于為企業(yè)提供電子設計服務(wù)，滿(mǎn)足復雜的設計要求，因此我們很高興 Vivado 設計套件能夠為我們帶來(lái)更高的生產(chǎn)力。我們不斷努力提高賽靈思器件時(shí)鐘速率和使用率。Vivado 工具憑借其最新的布局布線(xiàn)引擎和更加完善的設計流程，幫助我們兩家公司的共同客戶(hù)完成更為嚴格的設計開(kāi)發(fā)工作，例如使用包含 200 百萬(wàn)個(gè)邏輯單元的新型 Virtex-7 2000T FPGA。” – Simon Robin，總裁

　　Missing Link Electronics，賽靈思聯(lián)盟計劃認證成員 
  　“Missing Link Electronics 致力于開(kāi)發(fā)可針對目標應用進(jìn)行軟硬件配置的嵌入式系統?？s短重復開(kāi)發(fā)時(shí)間，獲得可預測的綜合結果，這兩點(diǎn)對于實(shí)現異構多核系統 FPGA 設計來(lái)說(shuō)至關(guān)重要。在我們看來(lái)，賽靈思的 Vivado 設計套件充分印證了賽靈思為支持本行業(yè)更加快速地推出優(yōu)秀嵌入式系統所做出的承諾!” – Endric Schubert，CTO

　　Oki Information Systems 公司，賽靈思聯(lián)盟計劃認證成員
　　“作為 Vivado 設計套件早期使用計劃的參與者，我們用 Vivado 工具編譯我們的 PCIe DMA 控制器 (iDMAC) IP。我們將 IP 從 ISE 設計套件移植到 Vivado 套件上，沒(méi)出現任何問(wèn)題。由于 Vivado 采用了基于 PlanAhead 的 GUI，使我們的工程師能夠快捷方便地掌握 Vivado IDE 的使用方法。由于采用 ASIC 友好型 Tcl 腳本，之前具備 ASIC 設計經(jīng)驗的 IP 設計工程師使用該套件會(huì )更加輕松。放眼未來(lái)，我們計劃在大規模設計中采用Vivado 工具，并期待著(zhù)通過(guò)高性能綜合、布局布線(xiàn)分析功能和低存儲器使用率等眾多突破性技術(shù)推動(dòng)生產(chǎn)力的大幅提升。” – Yasuo Yamamoto，IP 平臺業(yè)務(wù)部負責人

　　OmniTek 公司，賽靈思聯(lián)盟計劃認證成員
　　“我們參加了針對 Vivado 設計套件的合作伙伴培訓活動(dòng)，新產(chǎn)品給我們留下了深刻的印象。我們認為 IP-XACT、SDC 和 AMBA AXI4 等業(yè)界標準的采用對大型 28nm 器件所需的FPGA IP 的推廣而言非常重要。Vivado IP 集成器和 IP 打包器工具進(jìn)一步縮短了 IP 開(kāi)發(fā)和集成所需的設計時(shí)間。” – Roger Fawcett，董事總經(jīng)理

　　4DSP 公司，賽靈思聯(lián)盟計劃成員
　　“Vivado 設計套件將靈活性和高性能整合在一起。項目的創(chuàng )建非常方便，結合直接簡(jiǎn)單的設計流程，有助于我們快速高效地滿(mǎn)足設計要求。AMBA AXI4 接口所具有的通用特性，使我們可以非常輕松地將現有的 IP 和參照設計向最新的 7 系列產(chǎn)品移植。” – Justin Braun，FPGA 設計經(jīng)理

　　Blue Pearl Software 公司，賽靈思聯(lián)盟計劃成員
　　“我們的 Blue Pearl 軟件套件能夠與賽靈思 Vivado 設計套件在 Windows 平臺上實(shí)現無(wú)縫協(xié)作運行。我們的 RTL 分析解決方案包括 linting、時(shí)鐘域交錯 (CDC) 和 Synopsys 設計約束 (SDC) 自動(dòng)生成等。我們可以利用 SDC 自動(dòng)完成 FPGA設計實(shí)現過(guò)程中的合成與布局布線(xiàn)步驟?？蛻?hù)表示，我們的軟件減少了重復設計次數，縮短了整體設計時(shí)間，而且，我們的 Visual Verification Environment™ 對任何水平的 FPGA 設計人員來(lái)說(shuō)都非常易于使用。” – Shakeel Jeeawoody，產(chǎn)品市場(chǎng)營(yíng)銷(xiāo)總監