Cadence的新“錦囊”減少了采用功能驗證方法學(xué)的風(fēng)險和時(shí)間

Cadence設計系統公司發(fā)布了面向無(wú)線(xiàn)和消費電子系統級芯片（SoC）設計的業(yè)界最全面的商用的驗證錦囊，幫助工程師們采用先進(jìn)的驗證技術(shù)，減少風(fēng)險和應用難度，以滿(mǎn)足上市時(shí)間要求。 Cadence® SoC功能驗證錦囊提供了一種經(jīng)過(guò)驗證的端到端方法學(xué)，它從模塊級驗證延伸至芯片和系統級高級驗證，并包含用于實(shí)現和管理的自動(dòng)化方法學(xué)。該錦囊可提供完整的實(shí)例驗證規劃、事務(wù)級和時(shí)序精確的模型、設計和驗證IP、腳本和庫文件——它們都在無(wú)線(xiàn)領(lǐng)域的一些具有代表性的設計上得到了驗證，并提供實(shí)用的技術(shù)咨詢(xún)服務(wù)。

“Cadence SoC功能驗證‘錦囊’正是我們進(jìn)行當前功能豐富的SoC設計時(shí)所必需的，” Kairos Logic公司首席技術(shù)官Chang-Soo Kim表示，“在使用這個(gè)錦囊的過(guò)程中，通過(guò)它預先構建的驗證環(huán)境、IP和工作實(shí)例，我們能看到它節約的大量時(shí)間。我們認為這個(gè)使用驗證專(zhuān)家的交付機制，是通過(guò)完備的Incisive 從計劃到完整的覆蓋率驅動(dòng)的方法學(xué)，從而確保風(fēng)險降低的極好途徑?！?

Cadence的這個(gè)新錦囊可以解決工程師在設計和驗證SoC設計時(shí)面臨的關(guān)鍵挑戰：確保設計的全面驗證、促進(jìn)復用、管理當今SoC中典型的低功耗模式，確保依賴(lài)硬件而定的軟件覆蓋率，并在非常緊迫的上市時(shí)間期限內完成驗證。

“SoC設計的功能驗證是我們在半導體和系統方面的合作伙伴目前面臨的最困難和耗時(shí)的挑戰之一，”ARM處理器部門(mén)執行副總裁兼總經(jīng)理Graham Budd表示，“通過(guò)錦囊以及與ARM的合作，Cadence SoC功能驗證‘錦囊’可直接解決這些挑戰，并幫助我們共同的客戶(hù)更高效地將產(chǎn)品推向市場(chǎng)?！?

該錦囊中包含的適用性咨詢(xún)服務(wù)，可以為執行模塊、集成、全芯片和SoC的可預測和可重復性驗證提供完整和交互式指導，并幫設計團隊快速容易地采納Cadence Incisive® 從計劃到閉合方法學(xué)。

SoC功能驗證“錦囊”包括來(lái)自Cadence和第三方的設計和驗證IP，包括ARM968E-S™處理器的一個(gè)精確的高速模型、包括互連和外設的AMBA® PrimeCell IP®、ARM® RealView® Development Suite調試器、來(lái)自ChipIdea的USB 2.0、及WiPro的 802.11。該錦囊包括三個(gè)主要的流程：架構、RTL模塊到芯片、系統級。用戶(hù)可以將整個(gè)錦囊實(shí)現為一個(gè)集成的流程，或單獨選擇流程。其中還包含13個(gè)workshop模塊和40余個(gè)hands-on lab，工程師可以使用它們來(lái)不斷地提高驗證生產(chǎn)力。

“由于當今的無(wú)線(xiàn)和消費芯片設計變得日趨復雜，設計團隊正面臨日益增長(cháng)的壓力，需要應用更高效的驗證方法和技術(shù)，”Cadence驗證部門(mén)執行副總裁兼總經(jīng)理Moshe Gavrielov表示，“SoC功能驗證錦囊提供了一種覆蓋整個(gè)驗證過(guò)程的解決方案，簡(jiǎn)化了設計和驗證團隊對先進(jìn)驗證方法的采用?！?

 Cadence Incisive Plan-to-Closure Methodology在今年第四季度將支持Open Verification Methodology，OVM，OVM基于Cadence的Incisive  Plan-to-Closure URM模塊和Mentor的先進(jìn)驗證方法學(xué)模塊。