Cadence發(fā)布了一系列用于加快數字系統級芯片的新設計產(chǎn)品

今天在硅谷的CDNLive!用戶(hù)會(huì )議上，Cadence向領(lǐng)先的半導體設計者和經(jīng)理們展示了自己的45nm設計流程。其對應的產(chǎn)品Cadence Encounter®數字IC設計平臺7.1版本將于今年10月發(fā)布。

“在極為精細的工藝尺寸下，傳統設計流程已經(jīng)無(wú)法提供精確的可預測性，這迫使設計師要么過(guò)度限制他們的設計，要么承擔可制造性問(wèn)題的風(fēng)險，”Cadence DFM市場(chǎng)部副總裁Mike McAweeney說(shuō)?！巴ㄟ^(guò)在實(shí)現流程中對一些主要的制造過(guò)程進(jìn)行建模以及提前優(yōu)化，我們正在降低總體設計時(shí)間，并提高設計師對于芯片可按照設計意圖運作的信心。通過(guò)這種技術(shù)，Cadence帶來(lái)了‘設計即所得’的能力，讓設計師重新獲得制造可預測性?！?/P>

實(shí)現：高級硅工藝的設計糾正

標準的IC設計需要考慮的事項通常都是制造的多變性，這可能會(huì )導致良品率遭到巨大影響。過(guò)去這些問(wèn)題通過(guò)保守的“物理設計規則”來(lái)避免，它可以防止實(shí)現流程做出任何可能存在風(fēng)險的結構。然而，在65納米乃至45納米以及更高級的工藝節點(diǎn)下，所需的“規則”將過(guò)于保守，以至于會(huì )嚴重限制IC性能，以及不必要地提高芯片面積——而這仍然無(wú)法避免所有問(wèn)題。

Cadence這次發(fā)布的新技術(shù)為高級工藝節點(diǎn)設計制定了新的方案，它超越了“規則”，直接對制造過(guò)程中的一些主要部分進(jìn)行建?！绻饪谭?、化學(xué)機械拋光（CMP）、以及隨機變化，并使用這些模型通過(guò)預防、分析與優(yōu)化過(guò)程做出準確的可制造型設計。

為防止SoC應用中的光刻違例，Cadence NanoRoute®布線(xiàn)器加入了新的技術(shù)，能夠避免布線(xiàn)中總的光刻錯誤，可立即將光刻“熱點(diǎn)”中的錯誤降低50～80%。Cadence Encounter QRC Extraction已增強用來(lái)支持高級工藝模型進(jìn)行準確的統計寄生效應。對于全定制應用程序，Cadence Virtuoso®定制設計平臺的新功能將“推薦的”規則作為起始點(diǎn)，進(jìn)一步進(jìn)行分析和優(yōu)化。精確的光刻分析是通過(guò)Cadence光刻物理分析器（Cadence Litho Physical Analyzer）完成的，這是之前 Clear Shape Technologies公司的InShape技術(shù)，最近剛被Cadence收購。所有殘留的光刻熱點(diǎn)都是使用基于格點(diǎn)和基于圖形的兩種方式混合進(jìn)行優(yōu)化，后者可以實(shí)現極為精細的優(yōu)化和互聯(lián)改良。

這種技術(shù)的最終結果是在光掩模階段不需要對設計進(jìn)行過(guò)多的光刻修正——它實(shí)際上是已經(jīng)被修正好了。

CMP和隨機變化也是通過(guò)類(lèi)似的方法進(jìn)行管理，使用全新的Cadence CMP Predictor分析，使用智能金屬填充和常用的多corner時(shí)序優(yōu)化法進(jìn)行優(yōu)化。

制造簽收：基于模型及統計時(shí)序分析

Cadence采用全套最終分析技術(shù)，能夠保證設計在制造出來(lái)之后的功能準確性。關(guān)鍵的光刻和CMP部分是使用Cadence Litho Physical Analyzer和CMP Predictor進(jìn)行分析。對于時(shí)序分析，則是采用Cadence Encounter Timing System GXL中全新的統計時(shí)序分析系統。

Encounter Timing System GXL比起多數65納米設計流程使用的傳統多corner時(shí)序分析主要有兩大優(yōu)勢。首先，Encounter Timing System GXL避免了與“corners”相關(guān)的悲觀(guān)性，其中有很多都是理論上可行但實(shí)際上可行性越來(lái)越低——這是典型的非“設計即所得”的癥狀。其次，Encounter Timing System GXL比起其他的工具只要用很少的時(shí)間就可以在多種情景下分析時(shí)序。

“工藝的變化性是我們在進(jìn)行次65納米設計時(shí)碰到的主要問(wèn)題，當今基于corner的設計流程過(guò)于悲觀(guān)，已經(jīng)導致芯片性能降低，”日本半導體技術(shù)學(xué)院研究中心（STARC）開(kāi)發(fā)一部副總裁兼總經(jīng)理Nobuyuki Nishiguchi說(shuō)，“我們已經(jīng)在使用Cadence Encounter統計時(shí)序分析、優(yōu)化和定性，這已經(jīng)有一年多的時(shí)間了，我們非常確信它有能力帶來(lái)卓越的成品質(zhì)量，并提高良品率。我們的全面測試已經(jīng)證明Encounter統計時(shí)序分析是快速而精確的，并且它完美融入到了Encounter簽收分析與實(shí)現環(huán)境中，使其成為目前最完整的統計時(shí)序技術(shù)?！?/P>

TSMC 8.0參考流程等常見(jiàn)晶圓廠(chǎng)流程均支持Cadence Litho Physical Analyzer、 CMP Predictor、Cadence Encounter QRC Extraction和Encounter Timing System GXL。