Cadence將SiP技術(shù)擴展至最新的定制及數字設計流程

　　Cadence設計系統公司宣布，Cadence® SiP（系統級封裝）技術(shù)現已同最新版的Cadence Virtuoso® 定制設計及Cadence Encounter®數字IC設計平臺集成，帶來(lái)了顯著(zhù)的全新設計能力和生產(chǎn)力的提升。通過(guò)與Cadence其它平臺產(chǎn)品的整合，包括Cadence RF SiP Methodology Kit在內，Cadence提供了領(lǐng)先的SiP設計技術(shù)。該項新的Cadence SiP技術(shù)提供了一個(gè)針對自動(dòng)化、集成、可靠性及可重復性進(jìn)行過(guò)程優(yōu)化的專(zhuān)家級設計流程。通過(guò)該先進(jìn)的SiP技術(shù)，Cadence能幫助設計師將不同IC和封裝裝配技術(shù)聚合至高度集成的產(chǎn)品。這使得設計師能夠在保持低成本的同時(shí)，滿(mǎn)足對小型、高性能產(chǎn)品日益增長(cháng)的需求。

　　“作為Virtuoso和SiP的用戶(hù)，擁有最佳集成的整體解決方案和流程是非常重要的?！币夥ò雽w蜂窩通信部門(mén)工程技術(shù)總監Christian Caillon表示?！斑@項最新的SiP技術(shù)提供了我們所需要的全新水平的集成和設計生產(chǎn)力，幫助我們向客戶(hù)提供領(lǐng)先的多芯片封裝解決方案?！?/P>

　　為實(shí)現設計生產(chǎn)力和設計質(zhì)量的提升，當今的IDM和無(wú)晶圓芯片公司需要IC設計環(huán)境與其SiP實(shí)現技術(shù)之間的無(wú)縫集成。因此，Cadence的SiP技術(shù)得到加強，最大限度地提高了生產(chǎn)力和質(zhì)量。目前，它支持新的基于OpenAccess的Virtuoso平臺，以實(shí)現RF模塊設計和基于電路仿真的流程。它將全新的版圖后寄生參數提取和反標流程納入自動(dòng)維護的電路仿真測試臺。經(jīng)改進(jìn)的RF流程使設計師在設計SiP RF和模擬模塊時(shí)，能從新的Virtuoso平臺受益。Virtuoso平臺的益處包括了它的多模式IC仿真功能。

　　“最新版的SiP技術(shù)及它與最新Cadence Virtuoso與Encounter平臺的集成，為SiP設計團隊帶來(lái)了全新水平的設計師生產(chǎn)力和能力?！盋adence產(chǎn)品營(yíng)銷(xiāo)全球副總裁Charlie Giorgetti表示?！按隧梀irtuoso技術(shù)同RF SiP流程的集成，使得設計師在進(jìn)行不同系統級別的多芯片設計時(shí)，可以使用多模式仿真，包括SiP、布線(xiàn)前及布線(xiàn)后寄生參數提取、以及向自動(dòng)維護的電路仿真測試臺中加入的反標?！?/P>

　　新的SiP數字流程包含了邏輯協(xié)同設計連接和創(chuàng )作支持，作為System Connectivity Manager的一個(gè)部分。這使得前端設計師從諸如管腳交換聯(lián)結等純粹物理性的更改中獨立出來(lái)。增強的數字SiP與Cadence SoC Encounter™從 RTL到GDSII 系統相集成，提供了改進(jìn)的輸入/輸出規劃，和常用于金屬鍵合IC的錯列焊墊和射線(xiàn)金屬鍵合焊墊的間隔支持。該版本為RF和數字流程所作的其他改進(jìn)包括：快速金屬鍵合padring評估自動(dòng)鍵合、對象-行為及行為-對象利用模型、針對無(wú)參考面設計而改進(jìn)的SI模型抽取精確性、3D裸片堆棧對象交換、擴展的制造性簽收規則、及針對制造精確金屬鍵合輪廓和寄生模型的性能。