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cadence reality
cadence reality 文章 進(jìn)入cadence reality技術(shù)社區
Cadence的新“錦囊”減少了采用功能驗證方法學(xué)的風(fēng)險和時(shí)間
- Cadence設計系統公司發(fā)布了面向無(wú)線(xiàn)和消費電子系統級芯片（SoC）設計的業(yè)界最全面的商用的驗證錦囊，幫助工程師們采用先進(jìn)的驗證技術(shù)，減少風(fēng)險和應用難度，以滿(mǎn)足上市時(shí)間要求。 Cadence® SoC功能驗證錦囊提供了一種經(jīng)過(guò)驗證的端到端方法學(xué)，它從模塊級驗證延伸至芯片和系統級高級驗證，并包含用于實(shí)現和管理的自動(dòng)化方法學(xué)。該錦囊可提供完整的實(shí)例驗證規劃、事務(wù)級和時(shí)序精確的模型、設計和驗證IP、腳本和庫文件——它們都在無(wú)線(xiàn)領(lǐng)域的一些具有代表性的設計上得到了驗證，并提供實(shí)用的技術(shù)
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Cadence與Mentor Graphics通過(guò)SystemVerilog驗證方法學(xué)實(shí)現協(xié)作
- Cadence設計系統公司與Mentor Graphics Corp.宣布他們將會(huì )讓一種基于IEEE Std. 1800TM-2005 SystemVerilog標準的驗證方法學(xué)標準化。開(kāi)放式驗證方法學(xué)（Open Verification Methodology, OVM）將會(huì )面向設計師和驗證工程師帶來(lái)一種不受工具約束的解決方案，促進(jìn)數據的可移植性和可互用性。它實(shí)現了SystemVerilog的承諾，擁有基于驗證IP（VIP）
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Cadence與中芯國際推出射頻工藝設計工具包
- Cadence設計系統公司和中芯國際共同宣布，一個(gè)支持射頻設計方案的新的0.18微米SMIC CMOS射頻工藝設計工具包將正式投入使用。 新的0.18微米SMIC CMOS射頻工藝設計工具包(PDK)已成功通過(guò)驗證，正式進(jìn)入中國射頻集成電路設計市場(chǎng)。其驗證包括代表性設計IP的硅交互作用測試，如PLLs，集中于仿真結果和快速設計寄生。 新方案使中國無(wú)線(xiàn)芯片設計者可得到必要的設計軟件和方法學(xué)，以達到確保符合設計意圖的集成電路表現,可縮短并準確的預測設計周期。作為合作方，為了普遍推廣，Cad
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Cadence與中芯國際推出射頻工藝設計工具包
- Cadence設計系統公司和中芯國際，共同宣布，一個(gè)支持射頻設計方案的新的0.18微米SMIC CMOS射頻工藝設計工具包將正式投入使用。 新的0.18微米SMIC CMOS射頻工藝設計工具包(PDK)已成功通過(guò)驗證，正式進(jìn)入中國射頻集成電路設計市場(chǎng)。其驗證包括代表性設計IP的硅交互作用測試，如PLLs，集中于仿真結果和快速設計寄生。 新方案使中國無(wú)線(xiàn)芯片設計者可得到必要的設計軟件和方法學(xué)，以達到確保符合設計意圖的集成電路表現,可縮短并準確的預測設計周期。作為合作方，為了普遍推廣，Ca
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Cadence將SiP技術(shù)擴展至最新的定制及數字設計流程
- Cadence設計系統公司宣布，Cadence® SiP（系統級封裝）技術(shù)現已同最新版的Cadence Virtuoso® 定制設計及Cadence Encounter®數字IC設計平臺集成，帶來(lái)了顯著(zhù)的全新設計能力和生產(chǎn)力的提升。通過(guò)與Cadence其它平臺產(chǎn)品的整合，包括Cadence RF SiP Methodology Kit在內，Cadence提供了領(lǐng)先的SiP設計技術(shù)。該項新的Cadence SiP技術(shù)提供了一個(gè)針對自動(dòng)化、集成、可靠性及可重復性進(jìn)行過(guò)程優(yōu)化的專(zhuān)家級
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Tensilica設計流程支持Cadence Encounter RTL Compiler工具
- Cadence聯(lián)合Tensilica公司共同宣布，Tensilica在支持其鉆石系列和Xtensa IP核的CAD流程中開(kāi)始支持Cadence公司Encounter RTL Compiler進(jìn)行全局綜合。Encounter RTL Compiler的全局綜合功能使Tensilica的客戶(hù)能夠利用Tensilica公司IP核設計出更小、更快且更低功耗的微處理器產(chǎn)品。 作為Cadence OpenChoice IP計劃成員之一，Tensilica結合Encounter RTL Compiler和其市
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Cadence新的Allegro平臺變革下一代PCB設計生產(chǎn)力
- Cadence設計系統公司發(fā)布Cadence®Allegro®系統互連設計平臺針對印刷電路板（PCB）設計進(jìn)行的全新產(chǎn)品和技術(shù)增強.改進(jìn)后的平臺為約束驅動(dòng)設計提供了重要的新功能，向IC、封裝和板級設計領(lǐng)域的設計團隊提供新技術(shù)和增強以提升易用性、生產(chǎn)率和協(xié)作能力，從而為PCB設計工程師樹(shù)立了全新典范。 “隨著(zhù)供電電壓下降和電流需要增加，在設計PCB系統上的功率提交網(wǎng)絡(luò )(Power Delivery Network)過(guò)程中必須考慮封裝和IC特性,”華為公司SI經(jīng)
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CADENCE推出第一套完整的定制IC仿真和驗證方案
- Cadence發(fā)布了Cadence Virtuoso Multi-Mode Simulation (MMSIM 6.2版)。這是電子設計工業(yè)內首個(gè)端到端的定制IC模擬與驗證解決方案，使用通用、全集成的網(wǎng)表和模型數據庫來(lái)仿真射頻、模擬、存儲器和混合信號設計及設計模塊。這款突破性產(chǎn)品能夠讓設計者在仿真引擎間自由切換，而不會(huì )產(chǎn)生任何兼容或解釋問(wèn)題，從而提高了一致性、精確性和設計覆蓋面，同時(shí)縮短了時(shí)間周期并降低了風(fēng)險。整體效果是該產(chǎn)品降低了采用、支持和擁有成本，并
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Cadence聯(lián)合IBM、三星和特許半導體聯(lián)合推出65納米參考流程
- Cadence宣布基于65納米通用功率格式（CPF）面向Common Platform技術(shù)的參考流程即日上市。該參考流程是Cadence與Common Platform聯(lián)盟之間長(cháng)期合作的最新成果，該聯(lián)盟的成員企業(yè)包括IBM、特許半導體制造和三星。 Cadence與Common Platform技術(shù)合作伙伴緊密合作，開(kāi)發(fā)65納米流程。它基于Cadence數字IC設計平臺，包含Encounter Timing System和CPF，可加快低功耗系統級芯片（So
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數字IC設計平臺的最新軟件版本
- CADENCE發(fā)布了Cadence Encounter 數字IC設計平臺的最新軟件版本，增加了業(yè)內領(lǐng)先的功能特性，包括全芯片優(yōu)化、面向65納米及以下工藝的超大規?；旌闲盘栐O計支持，具有對角布線(xiàn)能力的Encounter X Interconnect Option，以及之前已經(jīng)公布支持的基于Si2通用功率格式（CPF）1.0版本的低功耗設計。新平臺提供了L、XL和GXL三種配置，為先進(jìn)半導體設計提供更佳的易用性，更短的設計時(shí)間以及更高的性能。 “最新版本Enc
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Cadence發(fā)布Cadence Encounter數字IC設計平臺最新版
- Cadence設計系統公司發(fā)布Cadence Encounter® 數字IC設計平臺的最新軟件版本，增加了業(yè)內領(lǐng)先的功能特性，包括全芯片優(yōu)化、面向65納米及以下工藝的超大規?；旌闲盘栐O計支持，具有對角布線(xiàn)能力的Encounter X Interconnect Option，以及之前已經(jīng)公布支持的基于Si2通用功率格式（CPF）1.0版本的低功耗設計。新平臺提供了L、XL和GXL三種配置，為先進(jìn)半導體設計提供更佳的易用性，更短的設計時(shí)間以及更高的性能。 “最新版本Encounter平臺的發(fā)
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Cadence的Global Route Environment技術(shù)為PCB設計制訂新標準
- Cadence設計系統公司發(fā)布了面向Cadence® Allegro® PCB設計的Global Route Environment技術(shù)。這一革命性的技術(shù)結合了圖形化的互連流規劃架構和層次化全局布線(xiàn)引擎，為PCB設計人員提供了自動(dòng)、智能的規劃和布線(xiàn)環(huán)境。作為首個(gè)將智能自動(dòng)化引入前所未有領(lǐng)域的自動(dòng)布線(xiàn)解決方案，Global Route Environment 技術(shù)代表了一次意義重大的飛躍，并建立了一種全新的PCB設計規
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Cadence為PCB設計制訂新標準Global Route Environment
- Cadence設計系統公司今日發(fā)布了面向Cadence® Allegro® PCB設計的Global Route Environment技術(shù)。這一革命性的技術(shù)結合了圖形化的互連流規劃架構和層次化全局布線(xiàn)引擎，為PCB設計人員提供了自動(dòng)、智能的規劃和布線(xiàn)環(huán)境。作為首個(gè)將智能自動(dòng)化引入前所未有領(lǐng)域的自動(dòng)布線(xiàn)解決方案，Global Route Environment 技術(shù)代表了一次意義重大的飛躍，并建立了一種全新的PCB設計規范。 該技術(shù)問(wèn)世之前，PCB設計人員要花費幾周或幾個(gè)月的時(shí)間
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CADENCE邏輯設計技術(shù)為亞太芯片設計商帶來(lái)競爭優(yōu)勢
- CADENCE宣布四家亞太芯片設計公司——Altek 公司、互芯集成電路有限公司（CoolSand Technologies）、韓國電子通信研究院(ETRI)以及 Moai電子公司已經(jīng)選擇具有全局綜合技術(shù)的 Cadence® Encounter® RTL Compiler解決方案，以改良芯片設計，加快上市時(shí)間。Encounter RTL Compiler綜合與Encounter Confo
- 關(guān)鍵字： CADENCE 單片機 競爭優(yōu)勢 邏輯設計 嵌入式系統 通訊 網(wǎng)絡(luò ) 無(wú)線(xiàn) 亞太芯片設計商
飛思卡爾使用CADENCE模擬混合信號錦囊加速流程開(kāi)發(fā)
- Cadence宣布飛思卡爾半導體公司已經(jīng)采用Cadence Analog Mixed Signal (AMS) Methodology Kit。飛思卡爾是無(wú)線(xiàn)、網(wǎng)絡(luò )、汽車(chē)、消費和工業(yè)市場(chǎng)的嵌入式半導體設計及制造的全球領(lǐng)先企業(yè)。飛思卡爾已經(jīng)采用AMS Methodology Kit以應用高級AMS技術(shù)、流程和方法學(xué)的主要功能。通過(guò)使用Cadence錦囊作為其基礎方法學(xué)，飛思卡爾能夠更加迅速地獲取并在全球實(shí)施、內部開(kāi)發(fā)世界級設
- 關(guān)鍵字： CADENCE 單片機 飛思卡爾 混合信號 流程開(kāi)發(fā) 模擬 嵌入式系統
cadence reality介紹
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歡迎您創(chuàng )建該詞條，闡述對cadence reality的理解，并與今后在此搜索cadence reality的朋友們分享。 創(chuàng )建詞條
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