RFIC設計挑戰及設計流程詳解

近年來(lái)，移動(dòng)通信的市場(chǎng)需求增長(cháng)迅速，當前的移動(dòng)通信系統已經(jīng)可以使用成熟的信號處理技術(shù)來(lái)獲取更高的信息傳輸速率。下一代無(wú)線(xiàn)系統的設計難度將增大，主要體現在對多標準和可重配置性的支持。不同的通信標準在中心頻率、信號帶寬、信噪比和線(xiàn)性度等方面差異很大。這對所有的射頻(RF)前端構建模塊的設計有很重要的影響，必須進(jìn)行全面的權衡分析以選擇最佳的架構，并為單獨的電路模塊選擇合適設計規范。

　　RFIC設計挑戰

　　數字信號處理的復雜度正在穩步上升。數字模塊能夠部分補償由模擬前端模塊帶來(lái)的信號損害。為了充分驗證復雜的數字補償算法以及由相位噪聲、非線(xiàn)性和失配等模擬非理想特性所帶來(lái)的影響，數字和模擬模塊必須協(xié)同驗證。實(shí)現RF/基帶協(xié)同設計的瓶頸是在RF前端出現的頻率高達GHz的RF載波信號。為了在晶體管級對一個(gè)完整的通信鏈路的誤碼率(BER)和誤包率(PER)進(jìn)行仿真，必須將已調信號運行數千個(gè)周期，這種做法成本很高甚至無(wú)法實(shí)現。

　　除了對實(shí)際設計進(jìn)行設計規范確認的性能驗證外，另一個(gè)關(guān)鍵要求是對整個(gè)芯片的功能驗證。在數字控制電路(負責各種操作模式的使能，如上電、斷電、接收、發(fā)射和頻帶選擇等)和模擬前端之間的接口的實(shí)現錯誤是導致設計返工的重要原因。

　　IC設計工程師通常會(huì )恪守由系統設計師制定的預算要求。他們也許能證明更寬松的IC設計規范也能達到系統級設計要求，但是在缺乏理論驗證的情況下，花費大量時(shí)間用于優(yōu)化電路并不必要。由于需要不同的專(zhuān)業(yè)知識和工具，通?；鶐Ш湍M/RF這兩部分是分開(kāi)進(jìn)行設計、仿真和驗證。系統級設計的主要目標是找到一種合適的算法和架構，以便以最低的成本實(shí)現需要的功能和性能。

　　但是在實(shí)際物理實(shí)現階段，RFIC設計工程師仍然要面對很多嚴峻的挑戰。以無(wú)線(xiàn)收發(fā)器這種大型IC為例，較高的信號傳輸速率使電路對寄生效應 (包括寄生電感和噪聲)非常敏感等。因此RFIC設計流程的實(shí)質(zhì)是管理、復制和控制版圖后仿真及其效果，并在整個(gè)設計過(guò)程中高效地使用這些信息。

　　RFIC設計還要求設計工程師具有RF領(lǐng)域專(zhuān)業(yè)的和獨特的分析技術(shù)，這些跨越頻域和時(shí)域的分析方法，其選擇決定于電路類(lèi)型、設計工程師技術(shù)水平、電路尺寸或設計風(fēng)格。為了方便選擇，就需要用仿真的方法提供一個(gè)無(wú)縫的集成環(huán)境。

　　在RFIC設計領(lǐng)域，集成化也是大勢所趨。過(guò)去，RFIC被看作一個(gè)相對獨立的設計領(lǐng)域，現在，很多RFIC包含了ADC、DAC和PLL功能，以及在數字設計環(huán)境中創(chuàng )建并集成到芯片中的數字合成器。另一方面，RF模塊也正在被添加進(jìn)大型SoC中以實(shí)現單芯片解決方案。采用系統級封裝 (SiP)還可以集成其它功能，與RFIC和SoC設計方法一樣，采用SiP技術(shù)也會(huì )面臨相似的驗證問(wèn)題。

　　一個(gè)全面的設計解決方案必須能夠解決這些挑戰，包括：

　　1. 為系統級設計和IC實(shí)現提供全面的鏈接；

　　2. 在一個(gè)系統級環(huán)境下進(jìn)行IC驗證，以充分利用現有的無(wú)線(xiàn)單元庫、模型和測試基準(TEST bench)；

　　3. 支持在不同抽象級的全芯片混合級仿真；

　　4. 在經(jīng)過(guò)優(yōu)化的仿真時(shí)間內，在芯片級和模塊級進(jìn)行詳細的分析；

　　5. 可管理和仿真全部寄生效應；

　　6. 在適當的設計點(diǎn)，提供版圖自動(dòng)化功能；

　　7. 支持在整個(gè)設計過(guò)程中多個(gè)層次的無(wú)源器件建模(passive modeling)。

　　必須在單一設計環(huán)境中滿(mǎn)足以上所有要求，這不僅有助于RFIC設計工作，而且有助于與模擬/AMS和數字設計的集成。在多個(gè)抽象級(包括芯片級和模塊級)情況下，設計可以獨立于物理實(shí)現策略而被往復迭代以方便驗證/實(shí)現。

　　無(wú)線(xiàn)RFIC設計流程

　　無(wú)線(xiàn)RFIC設計流程如圖1所示。該流程覆蓋了自系統設計到物理實(shí)現的全部過(guò)程，符合前面談到的“從兩端到中間”的設計方法。

圖1：無(wú)線(xiàn)RFIC設計流程

　　1. 使用系統級資源

　　來(lái)自系統設計流程的保證是第一位的，而且是最高的抽象層次，系統級設計描述可作為頂層芯片的可執行測試環(huán)境。周邊系統的模型可與芯片的高級模型結合起來(lái)生成一個(gè)可執行的設計規范。系統設計要求可作為最早的設計規范來(lái)驅動(dòng)芯片級的設計要求，并最終成為可復用的測試基準和回歸仿真模型。部分系統級的 IP資源也可用來(lái)確定系統的性能參數(如EVM、BER和PER)。

　　混合級仿真有助于系統和模塊設計工程師之間共享信息。為了保證系統環(huán)境和IC環(huán)境之間的接口，多模式仿真解決方案必須適合任何語(yǔ)言(包括 C/C++、SystemC、SystemVerilog、數字/混合信號/模擬行為級HDL語(yǔ)言以及SPICE)，并能為跨多模的電路設計提供不同專(zhuān)用的引擎和算法。

　　2. 設計規劃和仿真策略

　　一個(gè)復雜設計能否成功很大程度上取決于預先規劃的徹底性。如果在設計初期就對設計的頂層要求、模塊級要求和混合級策略有一個(gè)清晰的規劃的話(huà)， “從兩端到中間”的設計方式能夠保證所有的模塊都能滿(mǎn)足主要的設計規范要求，并允許更為靈活的進(jìn)度安排。因此，全面的仿真策略和建模規劃非常關(guān)鍵。在成功實(shí)現了高級的可執行規范后，設計過(guò)程將深入到設計中某些特定的感興趣區域，并制定感興趣區域的驗證計劃。驗證計劃會(huì )規定測試如何執行，并確定哪些模塊在測試中處于晶體管級。工程師要注意在建立和編寫(xiě)模型代碼時(shí)不要過(guò)分復雜化，在開(kāi)始時(shí)只需要簡(jiǎn)單的模型和必需的模型特性。

　　正式的規劃過(guò)程是實(shí)現高效、全面驗證的前提，有助于在設計初期捕獲更多的設計錯誤并減少設計迭代次數?？梢栽谧畛鯇Ω呒壍南到y描述采用仿真和測試計劃，這樣能快速實(shí)現調試。經(jīng)驗證有效后，它們會(huì )被用于模塊的混合級仿真，以減少在設計周期后期出錯的風(fēng)險。

　　3. 多模式仿真環(huán)境

　　對加入系統級測試基準的RFIC進(jìn)行HDL建模是自上向下設計過(guò)程的開(kāi)始。這包括全部RF模塊，以及所有的模擬部分和/或數字模塊。第一步是在一個(gè)頂層測試基準中對全芯片進(jìn)行行為級建模，并進(jìn)行一些系統測試(如EVM和BER)。這會(huì )對IC設計的模塊分割、模塊功能和理想的性能特性進(jìn)行驗證。這種行為模型可作為混合級仿真的基礎，任何模塊都可以以晶體管級的形式插入進(jìn)來(lái)并在頂層環(huán)境下進(jìn)行驗證。此外，全芯片和系統級的設定可作為一種回歸模板 (regression template)，隨著(zhù)模塊逐步成熟而不斷用于驗證，這也為整個(gè)設計過(guò)程提供了一種不斷演進(jìn)的設計方法。借助這種方法，在設計初期能夠發(fā)現大量的問(wèn)題，并能夠保證充足的時(shí)間來(lái)解決這些問(wèn)題。同時(shí)，不同的模塊也能以各自的進(jìn)度并行開(kāi)發(fā)。

　　在整個(gè)仿真環(huán)境中，同一電路有不同的分析視圖，其中可能包括行為級視圖、版圖前晶體管級視圖和有關(guān)寄生效應的多種視圖。隨著(zhù)模塊的逐漸成熟，需要增加更多的晶體管級信息以測試RF/模擬接口和RF/數字接口。同時(shí)還需要使用混合信號仿真器來(lái)處理模擬、數字和RF描述，并將行為級和晶體管級抽象混合起來(lái)。為每一個(gè)模塊或子模塊選擇合適的視圖，管理運行時(shí)間和精確度，并在二者之間進(jìn)行權衡，這可以通過(guò)仿真選項來(lái)實(shí)現，例如將晶體管導入快速Spice 仿真器中，或將晶體管保持在全Spice模式下。這種配置對電路和接口的敏感度有很高的依賴(lài)性。由于需要重復利用這些配置，對這些配置進(jìn)行高效的管理顯得很重要。這也提供了一種非常有效的機制來(lái)建立支持ACD的持續回歸驗證。

　　4. 模塊電路設計

　　接下來(lái)開(kāi)始電路的初步設計，首先進(jìn)行電路研究并了解性能規范要求。這種早期研究有助于形成頂層的版圖規劃，對于RFIC來(lái)說(shuō)頂層版圖規劃對噪聲和模塊級互連非常敏感。在該階段，可嘗試對螺旋電感等無(wú)源器件進(jìn)行綜合以滿(mǎn)足規范要求，并在芯片上進(jìn)行最初的布局。這個(gè)階段可進(jìn)行兩項重要的工作：為螺旋電感創(chuàng )建早期的模型，并在模塊級版圖完成前用于仿真；對螺旋電感之間的互感進(jìn)行初始分析?？稍谠撾A段為所有的電感創(chuàng )建器件模型以用于仿真。

　　可以按照設計工程師偏好的方法進(jìn)行仿真，頻域或者時(shí)域仿真均可，設計工程師要綜合考慮電路特點(diǎn)、仿真類(lèi)型和仿真量等因素后再決定。一個(gè)單一的工藝設計套件和配套的設計環(huán)境可幫助設計工程師選擇合適的仿真算法?？筛鶕抡骖?lèi)型以合適的方式顯示結果。當模塊級的電路完成后，設計工程師可以在頂層環(huán)境下使用行為激勵和對外圍芯片的描述來(lái)驗證這些電路。

　　5. 物理實(shí)現

　　版圖設計自動(dòng)化功能(自動(dòng)布線(xiàn)、連通性驅動(dòng)和設計規則驅動(dòng)的版圖設計和布局等)是非常高效的。由于緊密地結合了原理圖和設計約束規則，版圖設計自動(dòng)化能夠極大地提升工作效率。布線(xiàn)器能夠解決差分對、屏蔽線(xiàn)的布線(xiàn)問(wèn)題，并支持手動(dòng)設置每一根走線(xiàn)的布線(xiàn)約束。這就使物理設計過(guò)程像前端設計過(guò)程一樣具有可重復性。雖然在初期要投入一些時(shí)間來(lái)建立這些工具，但它們在以后的設計過(guò)程中都是可復用的。

　　6. 寄生參數提取

　　在版圖完成后，電磁場(chǎng)仿真(EM)可為無(wú)源器件生成高精度的模型。例如，可選擇幾個(gè)螺旋電感作為EM仿真的關(guān)鍵對象，具體做法是：用螺旋電感替換在設計過(guò)程中已經(jīng)創(chuàng )建的一些模型，混合并匹配現有的模型。設計工程師需要全面監控螺旋電感的建模過(guò)程，并對運行時(shí)間和精確度進(jìn)行權衡。

　　基于網(wǎng)絡(luò )的寄生提取是隨著(zhù)版圖出現后在整個(gè)設計過(guò)程中最重要的一個(gè)環(huán)節。RF設計對于寄生效應非常的敏感。由于設計工程師能夠掌握任何區域、走線(xiàn)或模塊的相關(guān)寄生信息，因此管理不同層次的寄生參數的信息就變得更為重要。不敏感的走線(xiàn)只需要RC參數，而敏感走線(xiàn)則需要RLC參數。帶有螺旋電感的走線(xiàn)可以以RLC和電感參數的形式提取出來(lái)，甚至可對最敏感的走線(xiàn)添加襯底效應。同時(shí)，這些走線(xiàn)可以與無(wú)源器件的器件模型混合匹配。

　　當頂層版圖實(shí)現后，噪聲分析(特別是襯底噪聲分析)可以保證有噪電路(如數字邏輯和PLL)不會(huì )影響到高度敏感的RF電路。設計工程師可以對此進(jìn)行檢查，如果關(guān)注的電路區域被影響到，設計工程師可以修改版圖規劃或在有噪電路周?chē)黾颖Ｗo帶。然而，想在晶體管級對整個(gè)電路進(jìn)行仿真或包含所有的寄生信息往往是不現實(shí)的。一種解決方法是提取行為模型，但這會(huì )忽略不同模塊間連線(xiàn)的寄生效應，因此必須支持層次化的提取能力和設計模塊間連線(xiàn)的寄生參數提取。

　　7. 校準HDL模型

　　在模塊開(kāi)發(fā)完成后，可以根據關(guān)鍵的電路性能參數對最初的行為模型進(jìn)行反標注，這樣可實(shí)現更為精確的HDL級仿真。雖然并不適用于所有效應，但是這種方法能夠以更少的運行時(shí)間成本獲得更為精確的性能信息，并能加速驗證，減少全晶體管級驗證的工作量。

　　用混合級仿真對模塊進(jìn)行驗證有三個(gè)步驟。首先，在對模塊功能進(jìn)行驗證時(shí)，要在系統級仿真中包含一個(gè)理想化的模塊模型；然后，用這個(gè)模塊的網(wǎng)表替換理想化模型來(lái)驗證模塊的功能。這樣就能檢測出模塊缺陷給系統性能帶來(lái)的影響。

　　最后，用一個(gè)提取模型代替模塊的網(wǎng)表。通過(guò)對網(wǎng)表和提取模型的仿真結果進(jìn)行比較分析，可以對提取模型的功能性和精確度進(jìn)行驗證。在以后對其他模塊進(jìn)行混合級仿真時(shí)使用經(jīng)過(guò)驗證的提取模型而不是理想模型能有效提高其有效性。

　　如果操作合理，自下而上的驗證方式能夠對大型系統實(shí)現更為詳細的驗證。由于去掉了物理實(shí)現的細節而僅保留行為細節，行為仿真的執行速度非?？?。隨著(zhù)模塊逐漸成熟，由自下而上驗證過(guò)程生成的行為模型越來(lái)越有用，并可用于第三方IP驗證和復用。

　　對于包括射頻前端的無(wú)線(xiàn)系統來(lái)說(shuō)，自下而上的驗證過(guò)程是驗證大型系統性能的必然方法。如前所述，晶體管級的RF系統驗證需要將調制信號運行數千個(gè)周期，這往往是不現實(shí)的。用先進(jìn)的包絡(luò )分析技術(shù)替代傳統的瞬態(tài)仿真只能將仿真速度提高10~20倍。即使將傳統的通帶模型用于自下而上的提取技術(shù)，由于 RF載頻仍然存在，也無(wú)法將仿真速度提高到令人滿(mǎn)意的程度。只有將自下而上的模型提取技術(shù)和復雜的基帶或低通等效模型結合起來(lái)，載波信號才會(huì )被有效抑止，其仿真時(shí)間才足以實(shí)現全芯片級的誤包率分析。

　　為所有模塊都生成行為模型是一件耗時(shí)費力的工作，而且只有極少的設計工程師具有這種專(zhuān)業(yè)技術(shù)。而自動(dòng)化的工具和方法學(xué)能夠根據特定應用和技術(shù)需要，借助經(jīng)過(guò)驗證的精度和開(kāi)放API來(lái)修改現有模板生成詳細的行為模型。