EUV吞吐量/掩膜/成本/光罩/產(chǎn)能/工藝步驟深度分析，臺積電、格羅方德、英特爾都已準備好？

　　在每年一度的半導體行業(yè)戰略研討會(huì )(ISS)上，半導體行業(yè)的高管們都會(huì )討論半導體技術(shù)趨勢和全球市場(chǎng)的發(fā)展。這篇文章介紹了一位行業(yè)觀(guān)察家在會(huì )議上分享的內容和結論。

　　為什么使用EUV?

　　半導體行業(yè)的公司過(guò)去曾經(jīng)討論過(guò)，當EUV光刻技術(shù)的成本低于光學(xué)光刻時(shí)，將在半導體制造中實(shí)施EUV技術(shù)，但是現在，一些其它的因素正在推動(dòng)EUV技術(shù)的采納。

　　周期時(shí)間 - 單次EUV曝光可以取代3次或更多的光學(xué)曝光，每個(gè)掩模層可以節省大約1.5天的時(shí)間。

　　邊緣放置誤差(EPE) - 創(chuàng )建圖案時(shí)使用多個(gè)掩膜會(huì )導致EPE的增加，將多個(gè)光學(xué)掩模簡(jiǎn)化為單個(gè)EUV掩?？梢詫PE減少高達90%。

　　圖案保真度 - EUV能夠創(chuàng )建出比多重圖形曝光技術(shù)更一致和更清晰的圖案，從而能夠實(shí)現更嚴格的電氣參數分布。

　　成本 - 在某些情況下EUV也可能節約成本，但驅動(dòng)EUV的主要是以上三點(diǎn)，即便稍微貴一些，EUV也會(huì )因為上述三個(gè)優(yōu)勢而被使用。

　　哪里需要EUV?

　　NAND

　　不需要-NAND正處于從2D向3D的轉換過(guò)程中(2017年，3D NAND的產(chǎn)量首次超過(guò)了2D NAND)，NAND發(fā)展的主要驅動(dòng)來(lái)自于層數的擴展，而不是光刻技術(shù)的進(jìn)化。3D NAND相對更適合光學(xué)光刻，主要受到沉積和蝕刻發(fā)展的推動(dòng)。

　　邏輯器件

　　需要-目前正在爬產(chǎn)的7nm邏輯器件使用光學(xué)光刻，有80多層掩膜，5nm器件的掩膜數量將增加到100多個(gè)，而且整個(gè)周期時(shí)間長(cháng)達6個(gè)月。我們預計，EUV將用于第二代和第三代7nm邏輯工藝。

　　DRAM

　　需要-但是落后于邏輯器件。相較于邏輯器件，DRAM的工藝更簡(jiǎn)單，掩模數量大約有5nm邏輯工藝的一半，多重圖案掩膜數也更少。三星已經(jīng)推出了18nm的DRAM，而且在沒(méi)有采用EUV技術(shù)的情況下推出了更低工藝尺寸的DRAM。我們預計EUV將被用到DRAM上，但是在時(shí)間上會(huì )落后于邏輯器件。

　　第一代7nm邏輯工藝(7)

　　臺積電宣布于2017年第三季度投產(chǎn)了其7FF工藝，目前正在爬產(chǎn)階段。格羅方德預計將在今年晚些時(shí)候推出其7LP工藝。這兩種工藝都是基于光學(xué)光刻的，沒(méi)有使用EUV光刻層。這兩種工藝的最小金屬間距(MMP)均為40納米，采用SADP生產(chǎn)出1D金屬圖案。

　　第二代7nm邏輯工藝(7c)

　　去年，格羅方德在其技術(shù)研討會(huì )上討論了他們在EUV上的第一步動(dòng)作，即在沒(méi)有保護膜的情況下使用EUV制造觸點(diǎn)和過(guò)孔。觸點(diǎn)和通孔的開(kāi)口面積較小(約百分之幾)，因此落在光罩上的粒子不太可能導致印刷缺陷。在沒(méi)有保護膜的情況下生產(chǎn)觸點(diǎn)和過(guò)孔可以最大限度地提高吞吐量，并且開(kāi)始使用EUV時(shí)無(wú)需使用保護膜。雖然目前還沒(méi)有足夠的數據能夠確定這種生產(chǎn)方式能夠達到可以接受的良率，但是格羅方德認為可以。

　　臺積電已經(jīng)在私下討論將EUV引入第二代7nm工藝的可能性。在日前舉辦的2017年Q4法說(shuō)會(huì )上，臺積電透露，其極紫外光光刻機(extreme ultraviolet lithography: ，簡(jiǎn)稱(chēng)EUV光刻機)產(chǎn)能已經(jīng)取得了較大的進(jìn)步，目前已經(jīng)將其電源功率提高到160W，助力7nm和5nm制造，而250瓦EUV也已經(jīng)安裝到位。

　　相對來(lái)說(shuō)，7c比較容易實(shí)現，不會(huì )造成面積縮小，所以不需要重新設計，7c中使用5個(gè)EUV光刻層替換15個(gè)光學(xué)光刻層，從而減少了周期時(shí)間，EPE和來(lái)改善循環(huán)時(shí)間，EPE和電氣分布特性也得到了改善。

　　為了實(shí)施7c工藝，需要以下條件：

　　高吞吐能力的EUV工具-在某種程度上，確定的功耗和吞吐量是不變的。ASML的機器有多個(gè)旋鈕可以調整吞吐能力，他們現在正在盡最大努力提高吞吐能力和機器運行時(shí)間。他們現在出貨的NXE3400b應該滿(mǎn)足這個(gè)要求。

　　大于90%的正常運行時(shí)間-在12月份的IEDM會(huì )議上，英特爾表示他們的EUV機器的正常運行時(shí)間只有75%左右。我采訪(fǎng)光刻技術(shù)專(zhuān)家時(shí)著(zhù)重提出了這個(gè)問(wèn)題。ASML應該有計劃改善正常運行時(shí)間，NXE3400b的正常運行時(shí)間預計好不少。

　　保護膜 - 如果需要使用保護膜，它必須確保能夠承受所使用光源的功率。這個(gè)應該沒(méi)有問(wèn)題。

　　光罩檢查-盡管不是最佳方案，但是現在使用eBeam檢查。

　　光刻膠 - 目前的光刻膠對于7nm來(lái)說(shuō)已經(jīng)足夠好了，盡管針對30mJ/cm2的劑量可能比針對20mJ/cm2的要高。

　　據這位觀(guān)察家預計，2019年早期7c工藝就會(huì )投產(chǎn)。

　　第三代7nm邏輯工藝(7+)

　　臺積電和格羅方德都宣布了各自的7nm+計劃，這種工藝下采用EUV光刻技術(shù)，接觸和過(guò)孔需要增加1個(gè)單獨的金屬層。這將導致尺寸的縮放，因此需要客戶(hù)重新設計。三星的7LPP工藝也面臨這個(gè)情形。為了在金屬層上采用EUV光刻技術(shù)，因為金屬層的開(kāi)放面積比例較高，因此需要使用保護膜。

　　據我預計，7nm+工藝的MMP為36nm。在使用EUV的情形下，設計可以是2D模式，而不是7和7C使用的1D。這意味著(zhù)不僅最小金屬間距會(huì )從40nm降低到36nm，設計還會(huì )從1D向2D的方向發(fā)展，從而改善布線(xiàn)效率，并進(jìn)一步降低硅片尺寸。7+工藝將用9個(gè)EUV層代替23個(gè)光學(xué)層。

　　為了實(shí)現7+工藝，需要以下條件：

　　與上述7c要求相同的條件;

　　臺積電和格羅方德的7和7c產(chǎn)品需要重新設計。

　　一個(gè)保護膜，理想的傳輸效率> 90%。

　　光化檢查，保護膜可以不進(jìn)行eBeam檢查。

　　據預計，7+工藝將在2019年中到晚些時(shí)候開(kāi)始進(jìn)入爬產(chǎn)階段。