EUV吞吐量/掩膜/成本/光罩/產(chǎn)能/工藝步驟深度分析，臺積電、格羅方德、英特爾都已準備好？

　　光罩成本分攤

　　目前EUV的光罩版成本大約是ArFi的6倍。ASML的Mike Lercel與Photronics一起研究得出的結論是，一旦EUV上量，成熟的EUV光罩成本會(huì )降低到ArFi的2倍到3倍，這種對比對我來(lái)說(shuō)似乎是合理的。

　　在圖6中，分別假設EUV光罩成本是ArFi的6倍、4倍和2倍，我比較了5nm工藝下一個(gè)完整光罩套件的分攤成本。當是4倍時(shí)，兩種光罩套件的分攤成本差不多，因為大部分被EUV取代的多重圖案工藝使用的就是4個(gè)AiFi掩模。當小于4倍時(shí)，EUV光罩成本比光學(xué)光罩成本更便宜。

　　圖6 完整光罩套件的分攤成本

　　另一個(gè)關(guān)鍵的問(wèn)題是，對于5nm的光學(xué)或EUV光罩套件，都必須在光罩套件上生產(chǎn)大量的晶圓，以攤薄光罩成本。這個(gè)問(wèn)題實(shí)際上牽涉到整個(gè)行業(yè)的發(fā)展，即設計成本和光罩套件的成本如此之高，以至于所生產(chǎn)產(chǎn)品的數量必須足夠大，才能夠經(jīng)濟地使用這些工藝。

　　邏輯工藝步驟

　　為了衡量EUV對設備行業(yè)的影響，圖7繪制了7nm、7c、7+和5nm工藝下ALD/CVD沉積、干法蝕刻以及曝光工藝的步驟。由于使用了EUV，從7nm到7c再到7+，ALD/CVD沉積的步驟數量是下降的，但是到了5nm節點(diǎn)，由于工藝復雜性的增加，ALD/CVD沉積步驟數又開(kāi)始回升。干法蝕刻步驟的變化情況也大抵如此。

　　圖7 不同工藝節點(diǎn)下ALD/CVD沉積、干法蝕刻以及曝光工藝的步驟

　　如前文所述，即使到了2021年，EUV占整個(gè)邏輯晶圓的比例也沒(méi)有超過(guò)10%，而且沉積和蝕刻的步驟數從7nm到5nm的下降也不多，所以EUV不會(huì )對設備行業(yè)帶來(lái)多大的影響。需要指出的是，由于3D NAND的產(chǎn)量正在迅速攀升，這種器件的生產(chǎn)使用了相當多的沉積和蝕刻工具，所以3D NAND會(huì )被設備行業(yè)帶來(lái)比較明顯的影響。

　　邏輯材料支出

　　與工藝步驟數和EUV對設備的影響類(lèi)似，圖8顯示了新工藝對材料支出的影響，除了某些特殊的材料，整體而言影響并不太大。

　　圖8 新工藝對材料支出的影響

　　結論

　　1、只要達到合理的正常運行時(shí)間，EUV在7nm邏輯工藝中的觸點(diǎn)和過(guò)孔上就能得到大規模應用，如果需要使用保護膜，合適的保護膜方案會(huì )及時(shí)出現。

　　2、在7+工藝中的金屬層上使用EUV光刻技術(shù)時(shí)需要使用保護膜，屆時(shí)保護膜方案可能會(huì )及時(shí)出現。

　　3、5nm對光刻膠提出了嚴峻的挑戰，同時(shí)也需要更好的保護膜透射率以及光化檢查手段。

　　4、EUV最初主要應用在邏輯器件上，普及相對比較緩慢，所以對材料和設備的影響都很小，而且這種影響很可能會(huì )被其它產(chǎn)品抵消掉。