繼續縮小or改變封裝 誰(shuí)是芯片未來(lái)的“康莊大道”？

　　隨著(zhù)在單個(gè)die上集成各式各樣的功能模塊(部件)的成本持續上升，先進(jìn)封裝正迅速成為芯片制造商的主流選擇。

　　盡管?chē)@這一轉變已經(jīng)有好幾年的討論，但實(shí)際情況是，它經(jīng)歷了半個(gè)多世紀才得以實(shí)現。上世紀60年代，先進(jìn)封裝始于IBM的倒裝芯片，而在20世紀90年代，隨著(zhù)多芯片模組的出現，先進(jìn)封裝技術(shù)又得到了進(jìn)一步提升，特別是在mil/aero市場(chǎng)。盡管如此，先進(jìn)封裝此前從未成為商業(yè)芯片制造商的首選，因為在硅領(lǐng)域，縮小特征尺寸的成本更低，針對等比例縮小的工具和IP生態(tài)系統已經(jīng)很好地建立起來(lái)，并且從設計到盈利的時(shí)間(time-to-profitability)也更明確。

　　隨著(zhù)finFETs和double patterning的引入，16/14nm節點(diǎn)處的經(jīng)濟發(fā)生顯著(zhù)變化。在更新的節點(diǎn)上，設計和制造成本將不斷增加。特征尺寸的縮小在5nm節點(diǎn)的過(guò)孔甚至和互連將需要新材料，5nm或3nm節點(diǎn)上需要新型晶體管結構(目前來(lái)看，最可能的是全柵FET)。此外需要高數值孔徑的EUV，以及新的刻蝕、沉積和檢測設備?？偠灾?，這些步驟增加了在先進(jìn)工藝流程中開(kāi)發(fā)和制造芯片的成本，能夠用足夠的體量來(lái)對沖這劇增成本的市場(chǎng)機會(huì )變得越來(lái)越少。

　　盡管EUV技術(shù)的持續延遲迫使設計團隊采用metal1和metal2的多重曝光，但上述的那些因素對于半導體行業(yè)來(lái)說(shuō)并不意外。然而，行業(yè)需要時(shí)間來(lái)開(kāi)發(fā)可行的替代方案，并證明和改進(jìn)方案。EDA供應商正在提供設計工具和完整的流程，支持選擇各種封裝技術(shù)構建芯片，并且在高可見(jiàn)性市場(chǎng)(高知名度市場(chǎng))中生產(chǎn)足夠的先進(jìn)封裝芯片，以證明該方案是可行的，比如蘋(píng)果、AMD、華為、思科、IBM和賽靈思(Xilinx)等供應商，以及3D NAND、高帶寬內存(HBM)和混合內存立方體(Hybrid Memory Cube)等技術(shù)。

　　另外，在全球最大的IDM公司中，英特爾和三星現已提供低成本的專(zhuān)有橋接技術(shù)及代工服務(wù)。除了2.5D和3D封裝技術(shù)之外，所有主要的OSAT都提供一個(gè)或多個(gè)版本的扇出型晶圓級封裝(fan-out wafer-level packaging，fan-out WLP)技術(shù)。先進(jìn)封裝各個(gè)領(lǐng)域的增長(cháng)反映了這一現狀。

　　圖 1：不同平臺的先進(jìn)封裝營(yíng)收(縱坐標單位為十億美元)。資料來(lái)源：Yole Developpement研究機構于2017年5月發(fā)布的2017年先進(jìn)封裝行業(yè)報告

　　自動(dòng)化工具的設計

　　先進(jìn)封裝市場(chǎng)增長(cháng)的跡象之一是設計自動(dòng)化工具的發(fā)展。在三大EDA供應商中，Cadence是率先提供封裝工具和解決方案。早在上個(gè)世紀九十年代，Cadence就進(jìn)入了這一市場(chǎng)，自2000年以來(lái)，它一直基于模擬芯片設計并不能簡(jiǎn)單套用等比例縮小原理的事實(shí)而從事相關(guān)的工具開(kāi)發(fā)。而這一遠見(jiàn)花了近15年的時(shí)間，終于成為市場(chǎng)主流，其他EDA供應商也發(fā)現了封裝領(lǐng)域是一個(gè)值得投入研發(fā)的機會(huì )。

　　本月初，被西門(mén)子收購的Mentor推出了用于先進(jìn)封裝的流程和新工具。該公司的高級IC封裝解決方案部門(mén)——Board Systems Division的產(chǎn)品營(yíng)銷(xiāo)經(jīng)理Keith Felton說(shuō)：“這個(gè)工藝現在類(lèi)似于硅工藝。我們預計將推出多個(gè)設計套件。因此，您將看到兩個(gè)用于fan-out晶圓級封裝的套件，每個(gè)封裝都有細微變化，同時(shí)還將推出堆疊die，基板上晶圓上芯片(chip on wafer on substrate，CoWoS)，高引腳數倒裝芯片和系統級芯片封裝(system-in-package，SiP)等多種封裝技術(shù)”。

　　Felton表示，上述設計套件將與其他工具一起使用，包括DFMtools和PCB分析和驗證工具。

　　ANSYS總經(jīng)理兼副總裁John Lee表示：“這些都是基于物理的仿真。這不僅僅是關(guān)于半導體的問(wèn)題，還是熱分析和機械模擬。以臺積電的InFO技術(shù)硅片的晶圓級封裝為例，由于明顯的物理效應，需要進(jìn)行同步熱學(xué)分析。這可能發(fā)生在7nm、10nm、16nm甚至更早的工藝節點(diǎn)。但散發(fā)熱量的元件將影響系統的可靠性。所以如果你考慮的是電遷移而不是熱效應，那你的分析可能會(huì )偏悲觀(guān);然而如果所以，如果你談?wù)摰氖请娺w移而不是熱量，那么你可能對世界有一個(gè)悲觀(guān)的看法。如果你的觀(guān)點(diǎn)不是悲觀(guān)的，那將會(huì )很危險的”。

　　Synopsys公司董事長(cháng)兼聯(lián)合首席執行官Aart de Geus表示，真正的關(guān)鍵在于將整個(gè)系統可視化，并構建跨封裝方案的組件和工具?！耙虼?，在IP解決方案上，你必須對其進(jìn)行描述使之在任何情況下都有效。整體仿真是對由各種形式的多個(gè)芯片組成的系統進(jìn)行仿真，當然也包括軟件仿真。對設計人員來(lái)說(shuō)，建立模型和原型的能力至關(guān)重要。包括針對數字和混合信號相關(guān)的設計”。

　　de Geus指出，它(代指上面的系統可視化?跨封裝方案的組件和工具?整體仿真?還是建立模型?我沒(méi)找到相關(guān)資料，前后文又聯(lián)系不起來(lái)，沒(méi)法準確翻譯)該解決方案還包括硬件模擬(emulation)和軟件原型，“不管是在封裝內部還是在7nm SoC上，你需要能夠在這些虛擬的硬件上運行軟件”。

　　但這些應用于先進(jìn)封裝的工具，在預測的準確性上都還有很長(cháng)一段路需要繼續探索。

　　“EDA設計工具將給半導體行業(yè)帶來(lái)巨大影響，”TechSearch International總裁Jan Vardaman表示：“如果沒(méi)有設計工具，很多事情都無(wú)法完成，未來(lái)工具應用將更加廣泛。在一個(gè)設計中，只要劃分允許，你想盡可能多地使用成熟工藝，為此，我們迫切需要設計工具?！?/p>