半導體制造：跟隨還是超越摩爾定律

　　1. 由于氮氧化硅(SiON)柵極介質(zhì)厚度過(guò)薄難以控制，在降低柵極漏電和閾值變異性方面遇到挑戰。目前，各大芯片代工廠(chǎng)紛紛轉向新的材質(zhì)和高K金屬柵極(HKMG)工藝技術(shù)(先柵極和后柵極工藝)。這一變化導致了必須在布線(xiàn)工具和設計規則檢查(DRC)工具中納入新的設計規則。

　　2. 在193nm光刻基本限值下作業(yè)的挑戰。設計師必須加強對實(shí)施和簽核的光刻檢查。目前，各個(gè)領(lǐng)先的芯片代工廠(chǎng)均要求用戶(hù)在提交設計前實(shí)施某種形式的光刻檢查。比如，針對不同Foundry(代工廠(chǎng))的特點(diǎn)，Synopsys提供不同的工具來(lái)協(xié)助識別和排除那些導致光刻問(wèn)題和其它影響良率的設計。

　　3. 用于參數提取的新工藝拓撲結構建模方面的挑戰。目前，各大領(lǐng)先芯片代工廠(chǎng)正創(chuàng )建新的“通孔接觸”(via and contact)拓撲結構，來(lái)改善芯片的可制造性和維持其密度。STAR RC等提取工具已得到了更新，以更好地了解新的通孔蝕刻效應和凹刻接觸技術(shù)。

　　4. 管理參數異變性，尤其是在簽核期間異變性的挑戰。參數異變性，對比此前工藝節點(diǎn)中的狀況，其百分比相對基準數據已出現了顯著(zhù)增長(cháng)，不過(guò)利用最壞情況分析法又過(guò)于悲觀(guān)。目前，芯片代工廠(chǎng)和設計師開(kāi)始要求采用高級片上變異(AOCV)設計和分析方法，來(lái)限定變異性和提供準時(shí)的簽核。同時(shí)要求EDA工具必須具備AOCV分析能力。

　　與此對應，22/20nm則有不同的要求，EDA工具面臨的主要挑戰包括以下4點(diǎn)。

　　1. 新限制性設計規則的增加，以確保利用193nm可成功實(shí)現絕對分辨率限值的光刻。為適應這些新規則的要求，必須對布局和布線(xiàn)工具以及DRC檢查進(jìn)行升級。

　　2. 對于部分層級超越193nm光刻的限值方面的挑戰。包括通孔和金屬齒距在內的部分芯片層不能在單一光罩內進(jìn)行投影成像，這是因為這些芯片層在20/22nm工藝下體積太小，密度太大，必須采取雙圖案模式，將一個(gè)單一芯片層的特性分離在兩個(gè)光罩內。雙圖案模式提出了新的間距要求，可能增加設計的面積。不過(guò)，智能化的布局和布線(xiàn)可以在實(shí)際實(shí)施時(shí)，緩解雙圖案模式對面積產(chǎn)生的絕大部分影響。

　　3. 新的提取需求——部分22/20nm工藝增加了凹刻接觸等新的結構和拓撲，要求必須具備新的提取能力。

　　4. 向鰭式場(chǎng)效晶體管(FINFET)/TriGate結構的演進(jìn)——對整個(gè)半導體行業(yè)造成了重大影響的英特爾宣布，他們將轉向利用TriGate晶體管制造22nm芯片。FINFET/TriGate結構對提取和SPICE模擬具有更高的要求，Synopsys已經(jīng)開(kāi)始在EDA工具中考慮這些問(wèn)題。同時(shí)，工藝和設備工程師要在FINFET上開(kāi)展工藝或設備模擬，也必須擁有從二維TCAD轉向三維TCAD能力。

　　代工廠(chǎng)角度，陳家湘介紹，為了因應全新設計的挑戰，TSMC與fabless(無(wú)晶圓半導體)客戶(hù)應該更早、更深入及更緊密的合作，結合雙方的優(yōu)勢共同因應未來(lái)在設計與技術(shù)上的挑戰。首先，foundry與fabless 應更早一步定位產(chǎn)品的設計;其次，雙方應該更深入地加強硅IP的合作，共同追求可制造性設計(DFM)與設計規范限制(RDR)等設計工具的一致性，進(jìn)一步從設計到生產(chǎn)的過(guò)程中共同解決問(wèn)題，提升產(chǎn)品質(zhì)量。目前，TSMC 28nm設計生態(tài)環(huán)境已準備就緒，發(fā)表包括設計參考流程12.0版(Reference Flow 12.0)、模擬/混合訊號參考流程2.0版(Analog/Mixed Signal Reference Flow 2.0)等多項最新的定制化設計工具，強化既有的開(kāi)放創(chuàng )新平臺設計生態(tài)環(huán)境，幫助客戶(hù)更快更好的開(kāi)發(fā)28nm產(chǎn)品。另外，28nm產(chǎn)品已進(jìn)入量產(chǎn)，客戶(hù)采用TSMC開(kāi)放創(chuàng )新平臺(Open Innovation Platform)所規劃的28nm新產(chǎn)品設計定案(tape out)數量已經(jīng)超過(guò)80個(gè)。

　　現實(shí)：成本逐漸成第一難題

　　隨著(zhù)半導體工藝向深亞微米發(fā)展，半導體設計與制造的成本都呈幾何級數增長(cháng)，以設計為例，32nm的芯片設計成本比起130nm增長(cháng)了360%，達到了6000萬(wàn)美元，而制造的成本增加更為可怕，新建一條生產(chǎn)線(xiàn)從90nm的25億美元增加到22nm的超過(guò)45億美元(參見(jiàn)圖1)。因此，降低設計生產(chǎn)制造成本，逐漸成為采用先進(jìn)制程的最大阻礙。

　　Jean-Marc Chery介紹，若想克服挑戰，設計層面最重要的是，技術(shù)研發(fā)人員與芯片設計、設計工具人員之間必須建立密切的合作關(guān)系。制造方面，意法半導體采用和制造技術(shù)開(kāi)發(fā)者以及EDA公司緊密合作的方式，以降低自己采用新技術(shù)的成本支出，與國際半導體開(kāi)發(fā)聯(lián)盟(ISDA)的合作就是其中一例。通過(guò)與出色的伙伴合作克服上述挑戰，為客戶(hù)提供最佳的解決方案，在成本增加有限的前提下不斷提高性能。即將到來(lái)的20nm技術(shù)節點(diǎn)將使28nm技術(shù)節點(diǎn)的系統芯片提高性能30%，并降低制造成本，我們將看到處理速度達到3 GHz的芯片，晶體管數量超過(guò)20億支的裸片，意法半導體將從2012年 (Q1，一季度)開(kāi)始設計20nm芯片，從 2013 (Q1)年開(kāi)始提供原型芯片。