半導體制造：跟隨還是超越摩爾定律

　　Synopsys公司戰略聯(lián)盟總監Kevin Kranen認為企業(yè)紛紛向先進(jìn)工藝遷移的主要原因有三點(diǎn)。

　　成本/晶片面積/集成度：目標實(shí)現智能電話(huà)、平板電腦和智能電視等終端產(chǎn)品的物料(BOM)成本最低化。GF預計，他們的28SLP工藝密度是傳統40LP工藝的兩倍。通過(guò)將應用處理器、圖形、內存控制器、視頻編碼/解碼、標準連線(xiàn)接口(USB、MIPI)和標準無(wú)線(xiàn)接口(WiFi、藍牙和LTE)集成在單一的系統級芯片上，企業(yè)可以大幅降低終端產(chǎn)品成本，并且可以制造出更小更薄的產(chǎn)品。集成后降低成本/縮小體積帶來(lái)好處的例證之一就是iPad 2使用的Apple A5。通過(guò)目前在45nm中的應用，集成使蘋(píng)果公司產(chǎn)品與分立式芯片相比在成本、性能和外形方面具有顯著(zhù)優(yōu)勢。

　　功耗：集成的諸多好處和使用高階節點(diǎn)有助于降低功耗和延長(cháng)電池壽命。GF估計，與傳統的40G工藝相比，在指定速度下，他們的28HPP工藝每個(gè)交換機使用的功耗減少了一半，待機功率也只有30%。

　　性能：設計人員還可以在相同有效功率下從設計部分提高性能。與40LP工藝相比，GF的28SLP速度提高了80%。

　　新工藝新挑戰

　　新工藝帶來(lái)新競爭優(yōu)勢的同時(shí)，將許多設計和制造上的挑戰也帶給整個(gè)業(yè)界，為此，要求設計者與EDA(電子設計自動(dòng)化)和晶圓廠(chǎng)之間保持良好的合作以應對全新的設計和制造挑戰。隨著(zhù)半導體工業(yè)按照摩爾定律的規則，力爭使芯片上集成的晶體管數量成倍增加，新的技術(shù)挑戰在不斷涌現。在不犧牲功耗甚至降低功耗的前提下，提高處理性能是半導體廠(chǎng)商亟待解決的另一項技術(shù)挑戰，這就需要整個(gè)產(chǎn)業(yè)鏈的通力協(xié)作。

　　隨著(zhù)芯片特征尺寸縮小，因為20nm以下制程的分散性，寄生效應和器件可變性增強。理解這些新的效應并如何有效地給它們建模是芯片設計的一大挑戰。Jean-Marc Chery介紹，意法半導體與所有的主要的EDA企業(yè)密切合作，為客戶(hù)提供設計工具，幫助客戶(hù)克服新技術(shù)節點(diǎn)帶來(lái)的設計復雜性問(wèn)題。事實(shí)上，處理好設計復雜性增加問(wèn)題，能夠為客戶(hù)提供有效的設計工具，保證甚至縮短客戶(hù)基于新技術(shù)節點(diǎn)的產(chǎn)品上市時(shí)間，是半導體公司要解決的最大挑戰之一。事實(shí)上，對于30nm以下制程，能夠克服這些挑戰的主要芯片廠(chǎng)商的數量正在減少，當然，意法半導體是這些為數不多的主要廠(chǎng)商之一。

　　新的工藝離不開(kāi)出色的EDA工具，工具開(kāi)發(fā)商在高階工藝階段面臨三項高層次的挑戰，另外還有幾個(gè)相關(guān)的具體問(wèn)題和解決方案。這方面的挑戰包括：管理日益復雜的系統級芯片(SoC)的幾何體積越小，意味著(zhù)系統級芯片內容越多，復雜程度越高;改善系統級架構驗證和實(shí)施，更多地使用預驗證、易于集成的商業(yè)IP(知識產(chǎn)權)以及采用更好更高效的驗證方法;提高實(shí)施、簽核與驗證的準確性以及改善吞吐量/上市時(shí)間/風(fēng)險。

　　談及對SoC(系統級芯片)設計師在新的節點(diǎn)中將會(huì )遇到的工具和方法的轉變， Kevin Kranen認為，新節點(diǎn)面臨的挑戰各不相同：32nm和28nm的EDA工具需求相同，其所面臨的主要挑戰包括以下幾方面。