臺積電宣布驚人之舉 28nm制程節點(diǎn)將轉向Gate-last工藝

　　去年夏季，一直走Gate-first工藝路線(xiàn)的臺積電公司忽然作了一個(gè)驚人的決定：他們將在其28nm HKMG柵極結構制程技術(shù)中采用Gate-last工藝。不過(guò)據臺積電負責技術(shù)研發(fā)的高級副總裁蔣尚義表示，臺積電此番作出這種決定是要“以史為鑒”。以下，便讓我們在蔣尚義的介紹中，了解臺積電28nm HKMG Gate-last工藝推出的背景及其有關(guān)的實(shí)現計劃。

　　Gate-last是用于制作金屬柵極結構的一種工藝技術(shù)，這種技術(shù)的特點(diǎn)是在對硅片進(jìn)行漏/源區離子注入操作以及隨后的高溫退火工步完成之后再形成金屬柵極;與此相對的是Gate-first工藝，這種工藝的特點(diǎn)是在對硅片進(jìn)行漏/源區離子注入操作以及隨后的退火工步完成之前便生成金屬柵極。

　　Intel是Gate-last工藝的堅決擁護者，從45nm HKMG制程起便一直在采用這種技術(shù);而IBM/AMD/Gloubalfoudries則堅決固守Gate-first工藝;臺積電則過(guò)去支持Gate-first，最近表態(tài)支持Gate-last工藝。

　　控制Vt門(mén)限電壓--臺積電轉向Gate-last工藝的起因：

　　據蔣尚義介紹，20年前，半導體產(chǎn)業(yè)也同樣面臨類(lèi)似的難題，當時(shí)的半導體廠(chǎng)商計劃在NMOS/PMOS管中統一采用N+摻雜的多晶硅材料來(lái)制作柵極，不過(guò)“廠(chǎng)商們發(fā)現當在PMOS管中采用這種柵極材料之后，管子的性能表現并不好，管子的Vt電壓很難降低到理想的水平。為此，有部分廠(chǎng)商試圖往PMOS管的溝道中摻雜補償性的雜質(zhì)材料，以達到控制Vt的目的。不過(guò)此舉又帶來(lái)了很多副作用，比如加劇了短溝道效應對管子性能的影響能力。”

　　他繼續介紹稱(chēng)，“和20年前一樣，我們現在又遇到了如何控制Vt(管子門(mén)限電壓)的難題。”，如今的Gate-first+HKMG工藝同樣存在很難控制管子Vt電壓的問(wèn)題。盡管廠(chǎng)商可以在管子的上覆層(capping layer)上想辦法對這種缺陷進(jìn)行補償，不過(guò)蔣尚義稱(chēng)這種方案“其復雜和困難程度相當高”。

　　如何保證由Gate-first轉向Gate-last工藝的管芯密度不變條件：

　　不過(guò)，要從傳統的Gate-first工藝轉換到Gate-last工藝，不僅需要芯片代工廠(chǎng)商對工序和制造工藝進(jìn)行調整，還需要電路的設計方對電路的Layout設計進(jìn)行較大的調整，唯此才能在轉換工藝后保持產(chǎn)品的管芯密度不變。而臺積電則表示他們已經(jīng)在于客戶(hù)商討如何調整電路設計方案，以適應Gate-last工藝的要求等事宜。

　　蔣尚義表示：“Gate-last工藝當然也存在一些局限性。比如這種工藝制出的管子結構很難實(shí)現平整化。不過(guò)如果設計方的Layout團隊能夠在電路設計方面做出一些改動(dòng)，那么就可以克服這個(gè)問(wèn)題，使Gate-last工藝制作出來(lái)的芯片的管芯密度與Gate-first工藝相近?？傊绻挠肎ate-last工藝，要想生產(chǎn)出優(yōu)質(zhì)芯片，代工方和設計方都要費些心思。”

　　目前臺積電的設計服務(wù)團隊正與大客戶(hù)的電路設計Layout團隊一起合作解決這些問(wèn)題。蔣尚義表示在臺積電和客戶(hù)的積極合作之下，采用Gate-last工藝制作出來(lái)的芯片管芯密度完全可以達到Gate-first工藝的水平：“有的客戶(hù)一開(kāi)始的時(shí)候抱怨連連，曾一度表示如果采用這種新工藝，那么產(chǎn)品的管芯密度很難與Gate-first保持一致，不過(guò)經(jīng)過(guò)我們多次面對面的商談?dòng)懻?，客?hù)們已經(jīng)完全接受了這種新的工藝。”

　　Gate-last工藝的邊緣效應：可為PMOS管溝道提供額外的硅應變力：

　　另外，據蔣尚義介紹，臺積電的Gate-last工藝不僅解決了主要問(wèn)題，而且還可以為PMOS管溝道提供額外的硅應變力(其原理與Intel HKMG Gate-last工藝能為PMOS管溝道提供額外硅應變力的原理是相同的)。

　　臺積電的28nm制程實(shí)施計劃：

　　按早先發(fā)布的消息，臺積電今年將啟用三種不同的28nm制程工藝技術(shù)，這三種制程工藝分別是：

　　1-“低功耗氮氧化硅柵極絕緣層(SiON)工藝”(代號28LP);

　　2-"High-K+金屬柵極(HKMG)高性能工藝“(代號28HP);

　　3-”低功耗型HKMG工藝“(代號28HPL)。

　　這里請注意只有后兩種工藝中才采用了Gate-last工藝。其中28LP制程技術(shù)臺積電此前曾多次宣稱(chēng)會(huì )在明年第二季度開(kāi)始投產(chǎn)，這種工藝的特征是柵極采用傳統的氮氧化硅電介質(zhì)+多晶硅柵極進(jìn)行制造，制造成本較低，實(shí)現較為簡(jiǎn)單，主要用于手機和各種移動(dòng)應用。

　　據介紹，臺積電計劃今年中期推出首款28nm制程，這種制程中的柵極絕緣層將采用SiON材料制作(對應上面的28LP制程)。蔣尚義表示：“在28nm制程節點(diǎn)，我們的SiON柵極絕緣層技術(shù)將被推向極致。此后我們可能不會(huì )繼續應用SiON材料制作柵極絕緣層，而會(huì )改變制作絕緣層的材料。”他表示SiON制程在成本方面的優(yōu)勢更為明顯，并且非常適合那些對管子的漏電量并不十分敏感的應用場(chǎng)合;而對管子漏電量要求較高的客戶(hù)則可以選擇28nm high-k柵極絕緣層技術(shù)來(lái)制作自己的產(chǎn)品。

　　臺積電的28nm+SiON制程將于今年第二季度末進(jìn)行投產(chǎn)，屆時(shí)臺積電會(huì )將與這種制程有關(guān)的內部互聯(lián)，設計規則等等相關(guān)事項一一解決。“這樣，到今年年底前，我們便可以集中精力解決28nm+HKMG制程的問(wèn)題(對應上面的28HP/28HPL制程)，并于今年年底推出28nm+HKMG制程技術(shù)。”

　　在被問(wèn)及轉向28nm制程工藝的風(fēng)險程度時(shí)，蔣尚義表示：“有些制程節點(diǎn)的升級相對較為容易，比如從90nm轉向65nm的技術(shù)難度和風(fēng)險便較低。不過(guò)我認為從40nm轉向28nm制程的風(fēng)險是相當高的，當然我們已經(jīng)做好了有關(guān)各個(gè)方面的準備，比如工藝可靠性，以及產(chǎn)品良率控制等等。從2006到2009年，我們的技術(shù)團隊成員數已經(jīng)增長(cháng)了一倍，我們很有信心在這次沖擊28nm制程節點(diǎn)的戰役中取勝!”

　　臺積電：Gate-last工藝必將一統天下:

　　蔣尚義還預測稱(chēng)未來(lái)半導體業(yè)界的制程技術(shù)必然最終倒向Gate-last工藝：“我相信目前仍堅守Gate-first陣營(yíng)的廠(chǎng)商在22nm制程節點(diǎn)將被迫轉向采用Gate-last工藝。我不是在批評他們，只是認為他們最終會(huì )改變觀(guān)念的。除非他們能找到一種成本低，極具創(chuàng )意的方案來(lái)控制管子的門(mén)限電壓，否則他們必然要轉向Gate-last工藝。”