臺積電擬攜ARM V8進(jìn)軍16nm FinFET

　　臺積電在本周二(10月16日)的年度大會(huì )中，宣布制訂了20nm平面、16nm FinFET和2.5D發(fā)展藍圖。臺積電也將使用ARM的第一款64位元處理器V8來(lái)測試16nm FinFET制程，并可望在未來(lái)一年內推出首款測試晶片。

　　臺積電與其合作伙伴們表示，用于20nm和16nm FinFET的雙重圖形技術(shù)對晶片設計人員帶來(lái)了極大挑戰。臺積電的發(fā)展藍圖大致與競爭對手Globalfoundries 類(lèi)似，都希望能在明年啟動(dòng)20nm制程，2014開(kāi)始14nm FinFET制程。

　　臺積電的目標提前在2013年11月展開(kāi)16nm FinFET制程。

　　一家類(lèi)比IP供應商表示，該公司首個(gè)20nm 設計的模組尺寸太大，讓客戶(hù)感到失望。因此，他們不得不重新設計包括USB模在內的IP──這讓他們多花了一年時(shí)間──用于處理雙重圖形，同時(shí)將面積減少了25%~30%。

　　重新設計USB是必要步驟，因為20nm制程僅支援1.8V的電晶體。而USB必須支援5V和3.3V操作電壓。

　　EDA產(chǎn)業(yè)的高層表示，現在要比較臺積電的16nm FinFET與Globalfoundries 等競爭對手有何異同還言之過(guò)早。雖然已經(jīng)有一些早期測試架構出現，但代工廠(chǎng)們才剛剛針對其FinFET 制程發(fā)布早期設計規則手冊。

　　TSMC的16nm FinFET制程在后端部份大致與其20nm high-K金屬閘極SoC 制程相同，臺積電研發(fā)副總經(jīng)理侯永清(Cliff Hou)對《EE Times》表示。其他公司也預期將采用類(lèi)似做法，即混合14nm 和16nm FinFET 架構與其后端的20nm 和22nm 制程。

　　透過(guò)將14nm 和16nm FinFET架構與20nm和22nm的后端制程「嫁接」，代工廠(chǎng)的每個(gè)技術(shù)節點(diǎn)便可望避免復雜和昂貴的三倍或四倍圖案微影需求。

　　Cadence公司針對目標代工廠(chǎng)的自動(dòng)產(chǎn)生客制設計流程的方式預期將能像電晶體般地處理FinFET。但盡管如此，仍有部份設計師，特別是從事類(lèi)比和混合訊號模組設計如USB??等的設計師，預計都得為了FinFET重新設計其核心。

　　臺積電的目標是明年1月推出16nm 制程的晶片設計套件，并在1月底以前發(fā)布首個(gè)功能IP模組，如標準單元和SRAM模組等。該公司自2013年11月起將展開(kāi)所謂的16nm「風(fēng)險生產(chǎn)」。在開(kāi)始生產(chǎn)過(guò)后的4~5季后便會(huì )開(kāi)始投產(chǎn)。

　　FinFET制程與20nm制程一樣，都有相同的漏電流特點(diǎn)。但前者可提供高達35%的性能提升，而且相較于20nm制程，總功耗可降低多達35%，侯永清表示。