EEPW首頁(yè) >>
主題列表 >>
cadence reality
cadence reality 文章 進(jìn)入cadence reality技術(shù)社區
cadence設計提高篇之團隊合作
- 在高密度互聯(lián)技術(shù)中，PCB規模比較大，需要進(jìn)行團隊合作，接下來(lái)，給大家介紹一種合作開(kāi)發(fā)的方法。 如圖1，為我們需要合作的PCB板。 ? 圖1 在圖1的中心部分，有一片比較大的FPGA芯片，如果想將該部分的布局、布線(xiàn)讓另外一個(gè)同事處理，自己集中精力把其他部分的搞定。那么該怎么辦呢?點(diǎn)擊place->Design Partition，然后點(diǎn)擊create partition，首先劃定一塊區域。劃定區域的方法有以下幾種：Add rectangle和Add sh
- 關(guān)鍵字： cadence PCB
cadence之器件原理封裝的提取
- 有好幾個(gè)同事問(wèn)我cadence之capture中關(guān)于保存元器件封裝的問(wèn)題。 我們知道，封裝庫的管理是非常重要的事情，是我們所有工程設計的基礎，封裝庫有一丁點(diǎn)的錯誤，可能辛苦幾個(gè)月的設計就白費了，比如：電源管腳、地管腳定義錯、地址線(xiàn)數據線(xiàn)接反、多定義管腳、少定義管腳等(原理圖封裝如此，PCB封裝也不例外)，所以針對比較復雜的元器件，比如FPGA、CPU，動(dòng)輒上千個(gè)管腳，如果自己一個(gè)管腳一個(gè)管腳畫(huà)的話(huà)，再加上核對的時(shí)間，可能需要一周時(shí)間，并且還容易出錯。這時(shí)候拿來(lái)主義就用到了，別人成熟的封裝，調試沒(méi)
- 關(guān)鍵字： cadence capture PCB
Cadence推出Voltus-Fi定制型電源完整性方案
- 8月5日，Cadence公司在上海隆重舉辦年度CDNLive使用者大會(huì )。期間，Cadence宣布推出Voltus-Fi定制型電源完整性解決方案，芯片簽收與驗證部門(mén)產(chǎn)品營(yíng)銷(xiāo)總監Jerry Zhao向行業(yè)媒體具體講解了新產(chǎn)品的特點(diǎn)。 VoltusTM-Fi定制型電源完整性解決方案具備晶體管級的電遷移和電流電阻壓降分析技術(shù)(EMIR)，獲得晶圓廠(chǎng)在電源簽收中SPICE級精度的認證，從而創(chuàng )建了設計收斂的最快路徑。新的解決方案采用Cadence Spectre? APS(Accelerated P
- 關(guān)鍵字： Cadence Voltus-Fi SPICE 201409
Cadence在上海成功舉辦2014年使用者大會(huì )CDNLive 2014！
- 全球電子設計創(chuàng )新領(lǐng)先公司Cadence設計系統公司 (Cadence Design Systems, Inc) 在上海浦東嘉里大酒店舉辦年度CDNLive使用者大會(huì )，會(huì )議集聚了Cadence的技術(shù)用戶(hù)、開(kāi)發(fā)者、業(yè)界專(zhuān)家與行業(yè)媒體700多人，Cadence工具的開(kāi)發(fā)專(zhuān)家和使用者們面對面分享重要設計與驗證問(wèn)題的解決經(jīng)驗，探討高級晶片、SoC和系統的技術(shù)潮流趨勢。 5號早上，Cadence公司副總裁兼中國區總經(jīng)理劉國軍先生首先代表公司歡迎業(yè)界客戶(hù)、合作伙伴、專(zhuān)家學(xué)者及媒體朋友的到來(lái)。Cadence總裁
- 關(guān)鍵字： Cadence CDNLive SoC
Cadence推出16納米FinFET制程DDR4 PHY IP
- 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司(NASDAQ: CDNS)于2014年5月20日宣布，立即推出基于臺積電16納米FinFET制程的DDR4 PHY IP(知識產(chǎn)權)。16納米技術(shù)與Cadence創(chuàng )新的架構相結合，可幫助客戶(hù)達到DDR4標準的最高性能，亦即達到3200Mbps的級別，相比之下，目前無(wú)論DDR3還是DDR4技術(shù)，最高也只能達到2133Mbps的性能。通過(guò)該技術(shù)，需要高內存帶寬的服務(wù)器、網(wǎng)絡(luò )交換、存儲器結構和其他片上系統(SoC)現在可以使用Cadence? DD
- 關(guān)鍵字： Cadence DDR4 PHY IP CRC
海思HiSilicon擴大采用Cadence Palladium XP平臺運用于移動(dòng)和數字媒體SoC與ASIC開(kāi)發(fā)
- 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司(NASDAQ: CDNS)于2014年5月13日宣布，海思半導體(HiSilicon Semi)進(jìn)一步擴大采用Cadence? Palladium? XP 驗證運算平臺作為其仿真方案，運用于移動(dòng)和數字媒體System-on-Chip (SoC) 與 ASIC開(kāi)發(fā)。 海思提供通信網(wǎng)絡(luò )和數字媒體的ASICs 和 SoCs，包括網(wǎng)絡(luò )監控，視頻電話(huà)，數字視頻廣播與IPTV解決方案。這些市場(chǎng)的解決方案需要高水準質(zhì)量與經(jīng)得起磨練的硬件軟件驗
- 關(guān)鍵字： Cadence ASICs SoCs
一種使用Cadence PI對PCB電源完整性的分析方法
- 摘要：為了解決高速多層PCB的電源完整性問(wèn)題，縮短其開(kāi)發(fā)周期，提高其工作性能，以ARM11核心系統為例，提出利用Cadence PI對PCB進(jìn)行電源完整性分析的方法。通過(guò)對電源系統目標阻抗分析，確定去耦電容的數值，數量以及布局;對電源平面進(jìn)行直流壓降和電流密度分析，改善PCB設計，優(yōu)化系統的電源完整性。利用動(dòng)態(tài)電子負載搭建的測試平臺，對電源仿真分析后制作的PCB進(jìn)行測試，系統電源完整性較好，表明分析的結果是有效的。 隨著(zhù)現代高速信號的速率越來(lái)越快，信號邊緣越來(lái)越陡，芯片的供電電壓的進(jìn)一步降低，時(shí)鐘頻率和
- 關(guān)鍵字： Cadence
展訊采用Cadence Palladium XP II平臺,用于移動(dòng)系統芯片和軟硬件聯(lián)合驗證
- 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司日前宣布，展訊通信有限公司(Spreadtrum Inc.)選擇Cadence? Palladium? XP II驗證計算平臺用于系統芯片(SoC)驗證和系統級驗證。展訊使用Palladium XP II的目的是為了縮短芯片的研發(fā)周期，并進(jìn)一步提高其移動(dòng)芯片開(kāi)發(fā)效率。上述芯片主要用于智能手機、功能手機和消費類(lèi)電子產(chǎn)品?！ 霸诟偁幃惓＜ち业囊苿?dòng)手持設備市場(chǎng)上，功耗低與上市
- 關(guān)鍵字： Cadence Incisive Palladium
Xilinx與Cadence推出可擴展虛擬平臺用于嵌入式軟件開(kāi)發(fā)
- ? Xilinx,?Inc.?與?Cadence?設計系統公司日前宣布共同合作開(kāi)發(fā)了業(yè)界首個(gè)用于在硬件成型之前對基于Xilinx?Zynq?-7000可擴展式處理平臺(EPP)系統進(jìn)行系統設計、軟件開(kāi)發(fā)與測試的虛擬平臺。該方案進(jìn)一步改善了Xilinx的基于A(yíng)RM?處理器平臺的開(kāi)發(fā)環(huán)境，為嵌入式軟件設計師改善了開(kāi)發(fā)流程，讓軟件內容能夠驅動(dòng)硬件設計?！ 皬?008年開(kāi)始，Xilinx已經(jīng)為Zynq-7000?EPP設計了一套全面的開(kāi)發(fā)工
- 關(guān)鍵字： Xilinx Zynq-7000 Cadence
Cadence物理驗證系統通過(guò)FinFET制程認證
- 重點(diǎn)： ·?認證確保精確性方面不受影響，并包含用于65納米至14納米FinFET制程的物理驗證簽收的先進(jìn)技術(shù) ·?雙方共同的客戶(hù)可通過(guò)它與Cadence?Virtuoso及Encounter平臺的無(wú)縫集成進(jìn)行版圖設計和驗證版圖 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司今天宣布Cadence??Physical?Verification?System?(PVS)通過(guò)了GLOBALFOUNDRIES的認證，可用于65納米
- 關(guān)鍵字： Cadence FinFET Virtuoso Encounte
Cadence宣布新版Allegro TimingVision Environment工具
- 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司日前宣布其新版Allegro??TimingVision??environment加速高速接口設計高達67%。使用Cadence??Allegro?PCB?Designer中的TimingVision?environment，能大大縮短高速PCB接口設計周期，并確保接口信號滿(mǎn)足時(shí)序要求。如今先進(jìn)的主流協(xié)議，包括DDR3/DDR4、?PCI?Express及SATA等協(xié)議，隨
- 關(guān)鍵字： Cadence Allegro PCB SATA Layout
cadence reality介紹
您好，目前還沒(méi)有人創(chuàng )建詞條cadence reality!
歡迎您創(chuàng )建該詞條，闡述對cadence reality的理解，并與今后在此搜索cadence reality的朋友們分享。 創(chuàng )建詞條
歡迎您創(chuàng )建該詞條，闡述對cadence reality的理解，并與今后在此搜索cadence reality的朋友們分享。 創(chuàng )建詞條
cadence reality相關(guān)帖子
cadence reality資料下載
cadence reality專(zhuān)欄文章
關(guān)于我們 -
廣告服務(wù) -
企業(yè)會(huì )員服務(wù) -
網(wǎng)站地圖 -
聯(lián)系我們 -
征稿 -
友情鏈接 -
手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權所有 北京東曉國際技術(shù)信息咨詢(xún)有限公司
京ICP備12027778號-2 北京市公安局備案：1101082052 京公網(wǎng)安備11010802012473
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產(chǎn)品世界》雜志社 版權所有 北京東曉國際技術(shù)信息咨詢(xún)有限公司
京ICP備12027778號-2 北京市公安局備案：1101082052 京公網(wǎng)安備11010802012473