一種使用Cadence PI對PCB電源完整性的分析方法

摘要：為了解決高速多層PCB的電源完整性問(wèn)題，縮短其開(kāi)發(fā)周期，提高其工作性能，以ARM11核心系統為例，提出利用Cadence PI對PCB進(jìn)行電源完整性分析的方法。通過(guò)對電源系統目標阻抗分析，確定去耦電容的數值，數量以及布局;對電源平面進(jìn)行直流壓降和電流密度分析，改善PCB設計，優(yōu)化系統的電源完整性。利用動(dòng)態(tài)電子負載搭建的測試平臺，對電源仿真分析后制作的PCB進(jìn)行測試，系統電源完整性較好，表明分析的結果是有效的。

隨著(zhù)現代高速信號的速率越來(lái)越快，信號邊緣越來(lái)越陡，芯片的供電電壓的進(jìn)一步降低，時(shí)鐘頻率和數據讀取速率的增加要求消耗更多的電能，在進(jìn)行電子系統信號完整性分析研究的同時(shí)，如何提供穩定可靠的電源給電子系統也已成為重點(diǎn)研究方向之一。電源完整性工程的分析方法和實(shí)踐目前還處在不斷探索的階段，利用仿真技術(shù)，在滿(mǎn)足加工制造與測試條件的總體方案和設計準則下，在產(chǎn)品設計早期盡可能地解決電源完整性問(wèn)題，能最大限度地降低產(chǎn)品成本，縮短研發(fā)周期。目前，一些EDA工具提供相應的電源完整性(Power Integrity，PI)仿真分析功能，其中Allegro提供良好的交互工作接口，和它前端產(chǎn)品Cadence、Orcad、Capture緊密結合，為當前高速、高密度、多層的復雜PCB設計提供了最完美解決方案。文中采用Allegro中的組件Cadence PI對ARM11核心系統進(jìn)行了電源完整性分析，并對PCB板進(jìn)行電源完整性的測試，驗證仿真分析的結果。

1 電源完整性理論分析

1.1 電源分配系統的概念

在電子系統中，電源子系統的作用是為所有器件提供穩定的電壓參考和足夠的驅動(dòng)電流，因此，電源電路和功能電路之間應該是低阻抗的電源連接和接地連接。一個(gè)理想的電源系統，其阻抗為0，在平面任何一點(diǎn)的電位都是恒定的，但實(shí)際電源系統具有復雜的寄生電容和電感，而且供電芯片所提供的供電電壓也非理想的恒定值。

電源分配系統(Power Distribution System，PDS)由目標阻抗，電壓調節模塊(Voltage Regulator Module，VPM)，電源/地平面、去耦電容與高頻陶瓷電容組成。

電源完整性問(wèn)題是指高速系統中的電源分配網(wǎng)絡(luò )在不同頻率下，有不同的輸入阻抗，導致電源/地平面上存在由噪聲電流△I和瞬態(tài)負載電流△I’引起的電壓抖動(dòng)△V。這個(gè)電壓波動(dòng)，一方面影響平面為數字信號提供穩定的電壓參考，另一方面會(huì )使提供的電源電壓抖動(dòng)，影響器件工作性能。當平面電壓波動(dòng)超出器件的容忍范圍時(shí)，會(huì )造成系統不能正常工作。電源分配系統設計的關(guān)鍵是目標阻抗Z，其定義如式(1)：

式中，Vdd為芯片電源電壓，ripple為系統允許的電壓波動(dòng)，△Imax為負載芯片的最大瞬態(tài)電流變化量。電源系統的目的在于能夠在有限的反應時(shí)間內，以恒定的電壓值提供足夠的驅動(dòng)電流，因此需要有足夠低的電源阻抗。

1.2 解決電源完整性的方法

電壓調節模塊，電源/地平面、去耦電容與高頻陶瓷電容在不同頻率范圍內對電源分配系統的阻抗起決定性作用。在1KHz到幾Hz低頻段，電壓調節調整輸出電流以調節負載電壓;幾MHZ到幾百MHZ中頻段，電源噪聲主要是由去耦電容和PCB的電源/地平面對來(lái)濾波;在1 GHz以上高頻部分，電源噪聲主要是由PCB的電源/地平面對和芯片內部的高頻電容來(lái)濾波。在做電源完整性仿真的時(shí)候，真正有意義的頻段主要是在幾MHZ到幾百MHZ這個(gè)頻段。目前解決電源完整性問(wèn)題的途徑主要有以下兩個(gè)方面：

一是優(yōu)化PCB的疊層設計和布局布線(xiàn)。在高速PCB設計中通常采用整塊銅層作為電源/地平面，盡可能減小輸入阻抗。電源和地平面可以看作是一個(gè)平面電容，特別是在低中頻階段，等效串聯(lián)電阻，等效串聯(lián)電感很小，具有良好的去耦濾波特性。綜合前期信號完整性所做阻抗匹配和目前的生產(chǎn)標準，合理的設置層間間距，選擇合適的板間電容值，可以很好的改善高速設計的電源完整性。電源和地平面的電容值可以估計為式(2)：

式中，εo=8.854 pF;εr=4.5(FR-4材料標定值);A為電源層鋪銅面積(m2);d為鋪銅電源層之間的間隔(m)。根據仿真結果可知，較小平面電容C擁有更高的阻抗響應曲線(xiàn)和更高的諧振頻率。

二是布置去耦電容。這是目前最有效的解決電源完整性問(wèn)題的途徑。在高頻系統中，電源分配系統中的寄生電感不能忽略，它直接導致電源分配系統的阻抗增加。由于電容與電感在頻域具有相反特性，因此可以采用添加電容的方法來(lái)減小由于電感導致的阻抗增加。同時(shí)，電容具有儲能效應，能以極快的速度響應變化的電流需求，所以它能有效改善局部區域內電源的瞬態(tài)反應能力。如何選擇合適容值的電容、以及確定電容恰當的擺放位置，使電源分配系統阻抗在PCB系統的整個(gè)工作頻率范圍內都小于目標阻抗成為解決電源完整性問(wèn)題的關(guān)鍵。借助Cadence PI可以快速地確定去耦電容的容值、數量和擺放位置，提高開(kāi)發(fā)效率。

2 電源完整性仿真

2.1 ARM11核心系統

文中以Cadence PI為仿真工具，對ARM11核心系統進(jìn)行電源完整性分析，本文中的ARM11核心系統采用S3C6410芯片。S3C6410是一款ARM11體系架構，FBGA封裝，需要多電源工作的芯片。本文中該芯片有2個(gè)工作電壓：核心供電電源1.2 V，有26個(gè)電源引腳(10個(gè)核心電源引腳，16個(gè)邏輯電源引腳);輸入/輸出接口供電電源3.3 V，有30個(gè)I/O電源引腳。芯片內部的工作頻率是667 MHz，外部存儲器輸入/輸出接口工作頻率是266 MHz。ARM11核心系統采用8層層疊結構，在信號仿真阻抗匹配和生產(chǎn)標準的前提下，設定層間間距。本文利用Cadence PI對ARM11核心電壓電源網(wǎng)絡(luò )VDD_ARM進(jìn)行電源完整性仿真。

由S3C6410芯片數據手冊可知，核心電流消耗是200 mA，加上100%的容限，系統允許的電壓波動(dòng)值取4%，核心電壓1.2V，根據式(1)，在仿真中設定目標阻抗為0.12 Ω。