Cadence宣布新版Allegro TimingVision Environment工具

　　全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司日前宣布其新版Allegro® TimingVision™ environment加速高速接口設計高達67%。使用Cadence® Allegro PCB Designer中的TimingVision environment，能大大縮短高速PCB接口設計周期，并確保接口信號滿(mǎn)足時(shí)序要求。如今先進(jìn)的主流協(xié)議，包括DDR3/DDR4、 PCI Express及SATA等協(xié)議，隨著(zhù)數據傳輸速率的提高及供電電壓的降低，這個(gè)功能將越來(lái)越重要。

　　TimingVision environment 使用嵌入式時(shí)序引擎，用于分析整個(gè)接口結構和開(kāi)發(fā)時(shí)序目標，以幫助設計人員直接在Layout時(shí)實(shí)現可視化的實(shí)時(shí)延遲及相位信息。這大大減少手動(dòng)編輯及整體實(shí)現的時(shí)間。當結合Cadence Sigrity™ power-aware的SI分析工具，TimingVision environment能夠快速分析及調整符合標準的接口設計，減少修復時(shí)序問(wèn)題的時(shí)間。

　　TimingVision environment非常適用于任何高速接口的PCB，特別適用于PC、平板電腦、智能手機和云數據中心架構應用。其主要功能包括：

　　· TimingVision environment在設計畫(huà)布編輯期間對有源信號和相關(guān)信號提供動(dòng)態(tài)反饋

　　· 自動(dòng)交互式相位調整(AiPT)對選定組的差分給予靜態(tài)和動(dòng)態(tài)的相位約束補償

　　· 自動(dòng)交互式延遲調整(AiDT)對選定組的信號，例如字節通道物理設計指定的傳播延遲、相對傳播延遲和總蝕刻長(cháng)度約束給予補償。

　　“使用這種新的Allegro技術(shù)可終結所有我們花費在布線(xiàn)和調整時(shí)間所遭受的挫折。對于我們團隊所節省的所有時(shí)間可直接用于企業(yè)新項目的需求。”Pegatron計算機輔助工程副總監Sky Huang表示。

　　“Cadence處于獨特的位置可解決從芯片到最終產(chǎn)品的所有高速I(mǎi)P實(shí)現和驗證需求，”Cadence研發(fā)副總裁AJ Incorvaia表示，“引進(jìn)TimingVision environment，PCB設計人員現在有了一個(gè)成熟和高效的解決方案以滿(mǎn)足日益復雜的時(shí)序收斂的挑戰。”

　　TimingVision environment同自動(dòng)交互式布線(xiàn)環(huán)境一起作為Allegro PCB High-Speed Option的一部分目前已經(jīng)上市。