Cadence推出16納米FinFET制程DDR4 PHY IP

　　全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司(NASDAQ: CDNS)于2014年5月20日宣布，立即推出基于臺積電16納米FinFET制程的DDR4 PHY IP(知識產(chǎn)權)。16納米技術(shù)與Cadence創(chuàng )新的架構相結合，可幫助客戶(hù)達到DDR4標準的最高性能，亦即達到3200Mbps的級別，相比之下，目前無(wú)論DDR3還是DDR4技術(shù)，最高也只能達到2133Mbps的性能。通過(guò)該技術(shù)，需要高內存帶寬的服務(wù)器、網(wǎng)絡(luò )交換、存儲器結構和其他片上系統(SoC)現在可以使用Cadence® DDR4 PHY IP完成設計，并能在有更高速DRAM可用時(shí)利用它們。

　　Cadence DDR4 PHY IP具有循環(huán)冗余校驗(CRC)、數據總線(xiàn)倒置(DBI)等可靠性、可用性、可服務(wù)性(RAS)功能， 支持無(wú)緩沖雙通道內存模塊(UDIMM)/ 帶寄存器的雙通道內存模塊(RDIMM)。全新DDR4 PHY IP實(shí)現了4倍時(shí)鐘(clocking)等架構創(chuàng )新，以減少占空比失真和多頻電源隔離(multi-band power isolation)，以增加抗擾度，實(shí)現帶有電壓轉換速率控制的I/O。Cadence DDR4 PHY IP和Cadence DDR4控制器一起在臺積電16納米FinFET制程中經(jīng)過(guò)了實(shí)際芯片的驗證。

　　“對基于16納米FinFET的設計的需求不斷增長(cháng)，推動(dòng)對補充性DDR4 IP產(chǎn)品的市場(chǎng)需求，”臺積電公司設計基礎架構營(yíng)銷(xiāo)事業(yè)部資深協(xié)理Suk Lee表示，“我們很早就和Cadence公司在該技術(shù)上保持緊密協(xié)作，因此我們的客戶(hù)能夠看到該設計的芯片成果，他們對采用Cadence從工具到IP全面的16納米支持將更有信心。”

　　“我們很多客戶(hù)擔心，因為內存系統的瓶頸，他們的下一代設計不能達到性能目標，”Cadence 高級副總裁兼IP集團總經(jīng)理Martin Lund表示，“使用Cadence DDR4 IP，相信我們的客戶(hù)必將更加堅定地認為，他們的產(chǎn)品一定能匹配未來(lái)面向更高速度的DRAM。”