Cadence物理驗證系統通過(guò)FinFET制程認證

　　重點(diǎn)：

　　· 認證確保精確性方面不受影響，并包含用于65納米至14納米FinFET制程的物理驗證簽收的先進(jìn)技術(shù)

　　· 雙方共同的客戶(hù)可通過(guò)它與Cadence Virtuoso及Encounter平臺的無(wú)縫集成進(jìn)行版圖設計和驗證版圖

　　全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司今天宣布Cadence® Physical Verification System (PVS)通過(guò)了GLOBALFOUNDRIES的認證，可用于65納米至14納米FinFET制程技術(shù)的定制/模擬、數字和混合信號設計物理簽收。該認證明確了Cadence PVS物理驗證規則文件，可以用于Cadence Virtuoso® Integrated Physical Verification System、Cadence Encounter® Digital Implementation System及全芯片簽收。經(jīng)過(guò)認證的Cadence PVS規則文件，對客戶(hù)充分利用Cadence模擬和數字流程中在線(xiàn)的物理驗證，和完成全芯片物理簽收都是非常重要的?？蛻?hù)可以訪(fǎng)問(wèn)GLOBALFOUNDRIES客戶(hù)門(mén)戶(hù)www.global-foundryview.com獲取PVS規則文件。

　　“當領(lǐng)先的設計廠(chǎng)商轉向這些更小的幾何尺寸后，他們尋求能跟上他們不斷變化需求的工具，”GLOBALFOUNDRIES設計解決方案設計方法學(xué)總監Richard Trihy博士表示，“明確了Cadence的Physical Verification System能對65納米至14納米技術(shù)節點(diǎn)的支持以后，我們共同客戶(hù)就能夠獲益于Virtuoso和Encounter流程的設計過(guò)程中在線(xiàn)的物理驗證方法。”

　　雙方共同客戶(hù)現能采用PVS作為標準，通過(guò)與Cadence Virtuoso定制IC設計平臺和Encounter Digital Implementation System的完美集成進(jìn)行在線(xiàn)的設計簽收，然后進(jìn)行全芯片簽收。設計過(guò)程中在線(xiàn)的PVS檢查讓客戶(hù)能在Virtuoso或Encounter平臺及時(shí)發(fā)現錯誤、提供修正指導原則、增量式地核對修正、并防止引入新的錯誤。Virtuoso Integrated Physical Verification System將PVS簽收技術(shù)集成至Virtuoso Layout Suite設計環(huán)境并驗證設計，就像它是以交互式的“實(shí)時(shí)”模式中繪制的一樣。與傳統流程相比，Encounter Digital Implementation System中時(shí)序感知的PVS增量式金屬填充可大幅縮短簽收ECO(工程變更)的完成時(shí)間。經(jīng)過(guò)認證的PVS物理簽收確保設計符合復雜規則并滿(mǎn)足所要求的芯片功能，同時(shí)又不失精確性。

　　“由于制造中不斷擴大的光刻設備和物理尺寸的差距，物理簽收的規則不斷地以指數速度發(fā)展。通過(guò)我們與GLOBALFOUNDRIES及雙方客戶(hù)的密切合作，我們不斷推出滿(mǎn)足當今最為先進(jìn)的幾何尺寸復雜設計需求的設計和簽收技術(shù)，”Cadence數字與簽收集團高級副總裁Anirudh Devgan博士表示。“通過(guò)我們面向物理簽收的PVS規則文件的認證，我們的客戶(hù)能獲益于在Cadence設計平臺中集成的在線(xiàn)物理驗證技術(shù)，以實(shí)現最快tapeout時(shí)間。”