Cadence為臺積電16納米FinFET+ 制程推出一系列IP組合

　　全球知名的電子設計創(chuàng )新領(lǐng)導者Cadence設計系統公司今日宣布為臺積電16納米FinFET+ 制程推出一系列IP組合。 Cadence所提供的豐富IP組合能使系統和芯片公司在16納米FF+的先進(jìn)制程上相比于16納米FF工藝，獲得同等功耗下15%的速度提升、或者同等速度下30%的功耗節約。

　　目前在開(kāi)發(fā)16 FF+工藝的過(guò)程中，Cadence的IP產(chǎn)品組合包括了在開(kāi)發(fā)先進(jìn)制程系統單芯片中所需的多種高速協(xié)議，其中包括關(guān)鍵的內存、存儲和高速互聯(lián)標準。IP將在2014年第四季度初通過(guò)測試芯片測試。有關(guān)IP產(chǎn)品和銷(xiāo)售時(shí)間的詳細信息，客戶(hù)可聯(lián)系Cadence當地的銷(xiāo)售人員

　　Cadence在今天還宣布了其針對16納米FinFET+制程的數字實(shí)現、簽收和定制/模擬設計工具已獲得臺積電認證，詳細內容，請點(diǎn)擊Click here

　　臺積電設計基礎架構市場(chǎng)部高級總監李碩表示：“我們16納米FinFET+制程對于下一代單芯片設計至關(guān)重要，它們平衡了設計中性能、功耗和面積的難題。作為臺積電長(cháng)期可信任的合作伙伴，我們相信在這一新制程被廣泛采用的過(guò)程中，Cadence提供的驗證過(guò)的工具和IP會(huì )扮演非常重要的作用。”

　　Cadence高級副總裁和IP部門(mén)總經(jīng)理Martin Lund指出：“我們針對16納米FinFET+制程的豐富IP組合將使設計團隊能快速進(jìn)入下一代系統單芯片的設計、并體驗到新FinFET制程的性能和功耗優(yōu)勢。”