Cadence數字與定制/模擬工具通過(guò)臺積電16FF+制程的認證，并與臺積電合作開(kāi)發(fā)10納米FinFET工藝

　　全球知名電子設計創(chuàng )新領(lǐng)先公司Cadence設計系統公司今日宣布，其數字和定制/模擬分析工具已通過(guò)臺積電公司16FF+制程的V0.9設計參考手冊(Design Rule Manual，DRM) 與SPICE認證，相比于原16納米FinFET制程，可以使系統和芯片公司通過(guò)此新工藝在同等功耗下獲得15%的速度提升、或者在同等速度下省電30%。目前16FF+ V1.0認證正在進(jìn)行中，計劃于2014年11月實(shí)現。Cadence也和臺積電合作實(shí)施了16FF+ 制程定制設計參考流程的多處改進(jìn)。此外，Cadence也在與TSMC臺積電合作10納米FinFET制程，Cadence的技術(shù)已經(jīng)為支持早期投入10納米的定制設計做好準備。

　　Cadence定制/模擬和數字設計實(shí)現和簽收工具已獲得臺積電驗證，客戶(hù)通過(guò)高性能的參考設計流程能實(shí)現最快速的設計收斂。通過(guò)16FF+認證的Cadence工具包括：Encounter® 數字設計實(shí)現系統(Digital Implementation System)、Tempus™ 時(shí)序Signoff解決方案、Voltus™ IC電源完整性解決方案、Quantus™寄生參數提取解決方案 (Quantus™ QRC Extraction Solution)、Virtuoso® 定制設計平臺、Spectre®仿真平臺、物理驗證系統、Litho 物理分析儀和CMP 預報器。

　　CDRF的優(yōu)化內容包括一個(gè)整合進(jìn)Virtuoso 模擬設計環(huán)境GXL的臺積電專(zhuān)用應用程序編程接口(API)，能加快統計仿真流程，一種利用模塊生成器(ModGen)技術(shù)的新的設計方法學(xué)，用來(lái)設計FinFET器件陣列，以避免密度梯度的影響，同時(shí)更引入電氣預知設計(EAD)平臺在設計實(shí)現過(guò)程中實(shí)時(shí)地提取和分析寄生效應和電遷移(EM)錯誤。流程中使用到的Cadence工具包括Virtuoso定制設計平臺、集成的在線(xiàn)物理驗證系統、物理驗證簽收系統、Quantus寄生參數提取方案、Spectre仿真平臺、Voltus-Fi定制電源完整性解決方案和Litho電子分析工具。

　　Cadence在今天也宣布了針對臺積電16納米FinFET+的一系列IP，如需了解更多相關(guān)信息，請點(diǎn)擊Click here

　　臺積電設計基礎架構市場(chǎng)部高級總監李碩表示：“我們和Cadence密切合作認證工具，讓客戶(hù)受益于臺積電16納米FinFET+制程的高性能和低功耗。我們的設計工具和制造工藝都經(jīng)過(guò)了測試，以確保他們能無(wú)縫的協(xié)同工作，讓客戶(hù)能夠實(shí)現減少迭代和提升可預測性。除此之外，我們還在積極地和Cadence合作10納米FinFET制程，我們雙方的聯(lián)合流程已經(jīng)為早期的定制設計做好了準備。”

　　Cadence資深副總裁兼首席策略官徐季平博士表示：“創(chuàng )新是我們公司秉承的核心精神，也是我們持續投資與合作伙伴臺積電共同開(kāi)發(fā)16納米和10納米FinFET技術(shù)的主要原因，臺積電和Cadence緊密合作力求突破，讓我們的客戶(hù)始終站在芯片技術(shù)的最前沿。全球最新移動(dòng)設備的供應商早已受益于16納米FinFET+設計流程，進(jìn)而準備采用10納米FinFET技術(shù)，以克服設計的復雜度、加快上市時(shí)間。”