臺積電宣布5nm基本完工開(kāi)始試產(chǎn)：面積縮小45%、性能提升15%

臺積電(TSMC)宣布，率先完成5nm的架構設計，基于EUV極紫外微影(光刻)技術(shù)，且已經(jīng)進(jìn)入試產(chǎn)階段。

根據官方數據，相較于7nm(第一代DUV)，基于Cortex A72核心的全新5nm芯片能夠提供1.8倍的邏輯密度、速度增快15%。同樣制程的SRAM也十分優(yōu)異且面積縮減。

臺積電同時(shí)宣布提供完整的5nm設計規則手冊、SPICE模型、制程設計套件以及通過(guò)硅晶圓驗證的基材，并且全面支持EDA(電子自動(dòng)化設計工具)。

今年初,臺積電曾表示，5nm將于2020年底之前量產(chǎn)，考慮到還有1年半的時(shí)間，完全可以期待。

據悉,此次的第一代5nm是臺積電第二次引入EUV技術(shù)，多達14層;而第二代7nm(預計今年蘋(píng)果A13、麒麟985/990要用)的EUV，只有4層規模。

隨著(zhù)格芯(GF)、聯(lián)電的退出，目前能夠做7nm以及更先進(jìn)工藝晶圓的廠(chǎng)商就只剩下了三星、臺積電和Intel，但Intel實(shí)際上并不和臺積電直接競爭，因為其晶圓廠(chǎng)甚至連滿(mǎn)足自家需求都還捉急，只是保不齊對手AMD會(huì )重金下單。