臺積電：EDA工具需要新典范

　　在近日于美國舉行之年度國際固態(tài)電路會(huì )議(International Solid State Circuits Conference，ISSCC)的一場(chǎng)專(zhuān)題演說(shuō)中，臺積電設計暨技術(shù)平臺副總經(jīng)理侯永清(Cliff Hou)表示，工程師需要能因應今日芯片設計復雜性的新工具;而他也指出，針對四個(gè)目前的主要市場(chǎng)，需要采用包括機器學(xué)習在內之新技術(shù)、新假設的個(gè)別工具。

　　“我們需要一種新的設計典范(paradigm)來(lái)克服芯片設計挑戰;”侯永清指出：“我們是時(shí)候該推進(jìn)設計典范，我們一直只涵蓋設計領(lǐng)域的一小部份。”他表示，產(chǎn)業(yè)界在過(guò)去十年是由移動(dòng)應用所驅動(dòng)，圍繞著(zhù)智能手機SoC建立設計資料庫：“現在我們了解，移動(dòng)應用可以做為一個(gè)起點(diǎn)，但我們需要為汽車(chē)、高性能系統以及物聯(lián)網(wǎng)(IoT)等設計考量大不相同的應用，最佳化電路設計。”

　　侯永清展示了臺積電針對一系列手機與可穿戴式裝置設計應用的四種不同SRAM設計，他也在專(zhuān)題演說(shuō)中列出臺積電已經(jīng)看到某些進(jìn)展的棘手挑戰;舉例來(lái)說(shuō)，從40納米到7納米節點(diǎn)，金屬層的電阻增加一倍，而臺積電已經(jīng)在導線(xiàn)下打造了復雜的通孔柱(via pillars)堆疊，但并不能完全減輕這個(gè)問(wèn)題。

　　臺積電還根據芯片是否需要更高的密度或速度，采用了兩種金屬;侯永清表示，那些選項：“需要設計變革以及EDA強化…EDA供應商們已經(jīng)意識到這些問(wèn)題，初步解決方案看來(lái)頗具前景。”此外，電源網(wǎng)路的建構也必須非常小心，以避免在電晶體密度增加時(shí)的單元利用率(cell utilization)下降;他描述了能讓單元利用率在7納米節點(diǎn)由大約74%回升到79%的進(jìn)展。

　　“當你設計電源網(wǎng)路時(shí)，得考量它們對電路設計的影響，并為其最佳化布線(xiàn)，否則就無(wú)法獲得所有制程微縮的優(yōu)勢;”侯永清還展示了能因應隨著(zhù)設計轉移到更低電壓供電水準而增加之延遲變異(delay variation)的新技術(shù)，他并呼吁催生精細度更高的新一代設計編譯器，以最佳化特定領(lǐng)域與性能需求。

　　臺積電利用機器學(xué)習在芯片設計繞線(xiàn)前預測線(xiàn)路擁擠，讓速度增加了40MHz

　　最后他展示了兩個(gè)將機器學(xué)習應用于芯片設計的案例，其中之一是在芯片布線(xiàn)之前，運用預測線(xiàn)路擁擠(congestion)的模型，將芯片速度提升40MHz。另一個(gè)案例則是能產(chǎn)生2萬(wàn)個(gè)時(shí)脈閘控單元(clock gating cell)的先進(jìn)設計，因為規模太大，設計工程師會(huì )被迫采取全局約束(global constraint);侯永清展示了一個(gè)機器學(xué)習模型，能預測單元中的延遲并設定其個(gè)別限制。