TSMC和Cadence合作開(kāi)發(fā)3D-IC參考流程以實(shí)現3D堆疊

　　全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司(NASDAQ：CDNS)日前宣布，臺積電與Cadence合作開(kāi)發(fā)出了3D-IC參考流程，該流程帶有創(chuàng )新的真正3D堆疊。該流程通過(guò)基于Wide I/O接口的3D堆疊，在邏輯搭載存儲器設計上進(jìn)行了驗證 ，可實(shí)現多塊模的整合。它將臺積電的3D堆疊技術(shù)和Cadence^®3D-IC解決方案相結合，包括了集成的設計工具、靈活的實(shí)現平臺，以及最終的時(shí)序物理簽收和電流/熱分析。

　　相對于純粹在工藝節點(diǎn)上的進(jìn)步，3D-IC技術(shù)讓企業(yè)在尋求更高性能和更低功耗的道路上，有了更多的選擇。3D-IC給開(kāi)發(fā)當今復雜設計的工程師們提供了幾項關(guān)鍵優(yōu)勢，幫他們實(shí)現更高的性能、更低的功耗以及更小的尺寸。日前宣布的內容，是兩位3D- IC技術(shù)領(lǐng)先者一年前宣布的臺積電CoWoS™參考流程的延續。

　　“我們與Cadence緊密協(xié)作以實(shí)現真正3D芯片開(kāi)發(fā)，”臺積電設計架構營(yíng)銷(xiāo)部高級總監Suk Lee表示。“通過(guò)這一全新的參考流程，我們的共同客戶(hù)可以充滿(mǎn)信心地向前推進(jìn)3D-IC的開(kāi)發(fā)，因為他們知道其Cadence工具流程已通過(guò)3D-IC測試工具在硅片上進(jìn)行過(guò)驗證。”

　　“3D-IC是進(jìn)行產(chǎn)品整合的全新方法。它賦予摩爾定律新的維度，需要深度合作才能獲得完美的功能產(chǎn)品，”Cadence首席戰略官兼數字與簽收集團資深副總裁徐季平表示。“這一最新的參考流程表明，我們攜手臺積電開(kāi)發(fā)3D芯片的實(shí)際操作流程不僅可行，而且對于解決芯片復雜性方面是個(gè)有吸引力的選擇。”

　　Cadence 3D-IC流程中的工具囊括了數字、定制/模擬及最終簽收技術(shù)。它們包括Encounter® Digital Implementation System、Tempus™ Timing Signoff Solution、Virtuoso® Layout Editor、Physical Verification System、QRC Extraction、Encounter Power System、Encounter Test、Allegro® SiP及Sigrity™ XcitePI/PowerDC。