智能流程簡(jiǎn)化可編程系統芯片設計

隨著(zhù)SoC設計中混合信號器件的增加，基本的功能驗證在半導體的早期制備中變得十分重要。沒(méi)有這種驗證，系統設計人員將需要為半導體制備的返工耗費數以百萬(wàn)計美元，并且浪費寶貴的設計和驗證資源，而且還可能錯過(guò)產(chǎn)品上市的良機。幸運的是，現在的設計人員比過(guò)去有更多的選擇;設計混合信號系統不再局限于混合信號ASIC、模擬MCU或分立組件。FPGA為系統集成開(kāi)辟了新的方向，能夠改善系統集成的各個(gè)方面，如降低總體系統成本、提高可靠性、實(shí)現可重配置性、縮短開(kāi)發(fā)時(shí)間等。這種以可編程系統芯片(PSC)為核心的嶄新解決方案將FPGA門(mén)、嵌入式Flash和模擬功能集成在單一可編程器件中，提供理想的低成本方案，具備真正的可編程性，而且可讓系統設計人員快速地設計和開(kāi)發(fā)復雜的混合信號系統。

　　關(guān)鍵要素

　　如果要一次投片成功，要選擇好的且通過(guò)基本功能驗證的可編程設計平臺是非常重要的。據市場(chǎng)研究機構Dataquest1報告指出，FPGA從廣義上講，正成為現代高度集成SoC系統的首選媒體。原因很明顯;由于FPGA的半導體構架是“預制”的，不存在非經(jīng)常性工程(NRE)成本，加上任何可能影響產(chǎn)品性能或器件可靠性的工藝變數實(shí)際上均已解決。涉及芯片整體運行的大量復雜因素(包括影響時(shí)序的寄生RLC效應等)均已準確確認，并納入產(chǎn)品的技術(shù)資料表中。因此，所有的驗證循環(huán)都可以針對設計的特有功能。下一步所需的是驗證方法，可以將確定設計及進(jìn)行迭代的時(shí)間減至最少，并且保留所有設計內容。這可通過(guò)智能建模(即剔除一些不太重要且不會(huì )影響整個(gè)系統行為的細節)以及將所得到的模型映像到經(jīng)已充分了解的流程來(lái)實(shí)現。

　　越來(lái)越復雜的內容

　　現場(chǎng)可編程性是系統集成的一個(gè)全新方向。這個(gè)新方向能夠實(shí)現更深層面的集成，并具有多個(gè)重大優(yōu)點(diǎn)：系統設計人員可在其系統中省掉多個(gè)器件，并將器件的功能集成到一個(gè)單芯片PSC中，大幅簡(jiǎn)化系統的設計;顯著(zhù)減少部件數目意味著(zhù)外形尺寸也可顯著(zhù)減小;微控制器核的集成將使主處理器擺脫外設的任務(wù)，從而降低系統處理對數據吞吐能力的要求。

　　Actel Fusion PSC是首個(gè)能滿(mǎn)足這種需求的可編程邏輯解決方案，首次將Flash內存、混合信號功能及微控制器技術(shù)與FPGA提供的硬件可重配置性的各種基本優(yōu)點(diǎn)融合在一起。集成的內容越來(lái)越復雜，意味著(zhù)可以將更多的可能性集成到更小的器件中，但同時(shí)也會(huì )向FPGA設計人員提出一些新的挑戰，例如至少得應對混合信號設計的復雜性。鮮有FPGA設計人員有機會(huì )在這個(gè)領(lǐng)域中取得豐富的經(jīng)驗，那么，應采用什么方法管理這些項目的復雜性并確保一次性成功呢?這種交叉領(lǐng)域的專(zhuān)門(mén)技術(shù)必須集成在開(kāi)發(fā)工具流程中。開(kāi)發(fā)工具必須足夠“聰明”，能夠管理接口、配置和初始化等關(guān)鍵細節，以便將不同的部件聯(lián)結起來(lái)，形成一個(gè)工作整體。在理想的情況下，可采用與傳統開(kāi)發(fā)工具基本相同的流程，將這種新系統功能的復雜設計內容聚合起來(lái)。

　　傳統的FPGA設計流程

　　在選擇ASIC或可編程解決方案時(shí)，第二個(gè)考慮因素是FPGA工具的易用性和成本效益。眾所周知這些工具是用于集成高度復雜的設計功能，如快速架構開(kāi)發(fā)(即通過(guò)快速生成核來(lái)實(shí)現開(kāi)發(fā))、邏輯和物理綜合、行為和結構仿真，以及各種創(chuàng )新的調試技術(shù)。這些系統越來(lái)越多地向更高的抽象層擴展，涵蓋器件/系統建模、設計分區、基于總線(xiàn)的通信協(xié)議和軟/硬件協(xié)同驗證。但傳統FPGA設計流程的基本目標是將所需要的部件捆綁成一個(gè)“按鈕”式的流程，容許單一工程師便可定義、生成和驗證設計的“軟”副本，然后在硬件FPGA系統門(mén)中實(shí)現和調試。