2nm，貴在哪里？

近日，日本Rapidus 首席執行官 Atsuyoshi Koike 在接受《日經(jīng)新聞》采訪(fǎng)的時(shí)候表示，與目前其他日本公司生產(chǎn)的標準芯片相比，2nm芯片的成本將增加十倍。Rapidus是日本政府支持的半導體財團，其成立目的是超越世界領(lǐng)先的芯片制造商。他們認為，其2nm 芯片對日本至關(guān)重要，因為其中一些芯片將用于對國家安全至關(guān)重要的高性能計算應用，而其他芯片也能用于自動(dòng)駕駛汽車(chē)和機器人等創(chuàng )新民用應用。

“2nm 芯片將比當今先進(jìn)節點(diǎn)制造的芯片貴得多，與當今日本制造的‘主流’芯片（45nm）相比，價(jià)格上漲十倍，這是一個(gè)巨大的飛躍?！盇tsuyoshi Koike說(shuō)。不過(guò)，即使如此貴，Atsuyoshi Koike預計，在他們于2027 年開(kāi)始 量產(chǎn)2nm之后，也有公司愿意為此買(mǎi)單。

芯片的成本構成

眾所周知，隨著(zhù) SoC 變得越來(lái)越復雜，圍繞它們的經(jīng)濟因素也變得越來(lái)越復雜。其中包括要集成的功能和 IP、上市速度、功率和性能規格、金屬層數、存儲器的配置方式和使用的存儲器數量以及目標市場(chǎng)等所有內容。其中每一個(gè)都有一個(gè)價(jià)格，并且它們加起來(lái)可以是一個(gè)非常大的數字。

Synopsys也在一篇博客文章中表示，每個(gè)芯片設計項目都是獨一無(wú)二的，但有五個(gè)基本因素會(huì )影響總體成本：

第一是內容庫（Content Libraries）；據介紹，所謂內容庫由芯片設計項目中使用的第三方IP組成，包括常用功能、輸入和輸出（I/O）電路以及片上存儲器。內容庫許可費各不相同，但可能高達數千萬(wàn)美元。此外，公司還必須支付每個(gè)芯片的使用費，這應該計入項目預算。

第二是EDA工具；EDA工具可用于虛擬布局電路、模擬操作和驗證性能。EDA 軟件有多種形式，包括本地、云托管和軟件即服務(wù) (SaaS)。定價(jià)可以基于許可、基于使用或兩者的組合。此外，EDA 工具還需要強大的計算機和大量存儲容量，這意味著(zhù)需要投資本地或云基礎設施。

第三是制造芯片的代工廠(chǎng)按硅片收費；芯片越小，組織在每個(gè)晶圓上可以獲得的芯片就越多。然而，隨著(zhù)芯片尺寸變小，其他設計成本（例如研發(fā)成本）也會(huì )變得更高?？刂菩酒O計成本意味著(zhù)在高效晶圓使用和現實(shí)研發(fā)之間找到平衡。

第四是時(shí)間；產(chǎn)品進(jìn)入市場(chǎng)的速度越快，項目的整體投資回報率就越高。除了設計芯片所花費的時(shí)間之外，公司還必須考慮流片和代工生產(chǎn)之間的滯后時(shí)間。每個(gè)設計都存在缺陷，在生產(chǎn)開(kāi)始之前，設計師和晶圓廠(chǎng)必須解決這些缺陷。

最后，生產(chǎn)前的最后一步包括預測新芯片的需求并向代工廠(chǎng)承諾訂單。這是一項復雜且高風(fēng)險的操作。如果您訂購的芯片太少，您將出現供應短缺并可能會(huì )損失銷(xiāo)售；如果您訂購太多，您可能會(huì )在未使用的庫存上浪費數千甚至數百萬(wàn)美元。

此外，工藝的良率，芯片設計的質(zhì)量和封測，也都是芯片的成本構成，由此可見(jiàn)，計算芯片的成本，并不是一件簡(jiǎn)單的事情。

相關(guān)資料顯示，在主流節點(diǎn)（40 納米到 65 納米）上，如果從頭開(kāi)始，新芯片的價(jià)格大約為 4000 萬(wàn)美元到5000萬(wàn)美元之間。但這些節點(diǎn)的良率很高，而且軟件開(kāi)發(fā)成本也較低，且這些芯片在功能上并不處于領(lǐng)先地位，那就意味著(zhù)往更先進(jìn)的工藝前進(jìn)，成本會(huì )繼續飆升。這從IBS提供的數據可以看到。如圖所示，進(jìn)入到5nm時(shí)代，芯片的設計成本可以飆升到5.4億美元，在工藝繼續往后走，成本的繼續升高是可以預期的。

不同工藝節點(diǎn)下的芯片設計成本

2nm，貴在哪里？

要討論2nm貴在哪里，如上所述，這同時(shí)是一個(gè)復雜的問(wèn)題。

不過(guò)，據筆者從相關(guān)供應鏈了解到。進(jìn)入了這些先進(jìn)工藝，無(wú)論是IP，還是EDA工具，其成本的提高都是能夠理解的。而進(jìn)入到這些先進(jìn)芯片，因為一次性流片成本較高，這就使得相關(guān)驗證成本水漲船高，這從IBS提供的上圖可以看到，進(jìn)入到2nm芯片時(shí)代，設計的成本是可以預期的。

值得一提的是，伴隨著(zhù)這些先進(jìn)工藝而生的是先進(jìn)制造和封裝工藝，這帶來(lái)的成本也是不容忽視的。

以制造端為例，根據IBS對晶圓廠(chǎng)的先進(jìn)工藝投資測算，如果要建設一個(gè)3nm工藝，月產(chǎn)4萬(wàn)片的晶圓生產(chǎn)線(xiàn)，成本約為150億到200億美元。據臺灣聯(lián)合報之前報道，臺積電將斥資 1 萬(wàn)億新臺幣（約合 339 億美元）在臺灣臺中市建造一座晶圓廠(chǎng)，生產(chǎn) 2 納米芯片。Rapidus首席執行官Atsuyoshi Koike此前在接受采訪(fǎng)時(shí)曾表示，公司需要投入2萬(wàn)億日元用于研發(fā)才能開(kāi)始試生產(chǎn)2nm，然后需要投資3萬(wàn)億日元才能開(kāi)始量產(chǎn)2nm芯片。

其中，EUV光刻機和相應配套材料的成本增加，必然會(huì )是一個(gè)重要影響因素。

從DUV往EUV光刻機推進(jìn)的時(shí)候，作為芯片制造的主要成本之一的環(huán)節光刻成本有了新的提升。但在即將進(jìn)入的high na euv光刻制造時(shí)代，單臺光刻機的制造成本將會(huì )從1億多直接飆升到三億多。雖然芯片在制造中使用的EUV的層數不會(huì )太多，例如據相關(guān)報道，在3nm工藝的時(shí)候，會(huì )采用多大25層EUV光刻曝光工藝。由此可見(jiàn)，這在進(jìn)入2nm時(shí)代，勢必會(huì )帶來(lái)成本的提升。

進(jìn)入到EUV時(shí)代，還有一個(gè)輔料需求增加，且成本會(huì )飆升，那就是掩模組（mask set）。

按照Semianalysis的報道，在 90nm 至 45nm 的代工工藝節點(diǎn)上，掩模組的成本約為數十萬(wàn)美元。28 納米工藝的價(jià)格已超過(guò) 100 萬(wàn)美元。對于 7nm，成本增加超過(guò) 1000 萬(wàn)美元，而現在，當我們跨越 3nm 障礙時(shí)，掩模組將開(kāi)始進(jìn)入 4000 萬(wàn)美元范圍。

晶圓成本的變化

關(guān)于芯片制造成本的飆升，我們可以從臺媒泄露的臺積電在相關(guān)晶圓報價(jià)上略知一二。

據Digitimes報道，與 N5（5 納米級）生產(chǎn)節點(diǎn)相比，臺積電將把使用其領(lǐng)先的 N3（3 納米級）工藝技術(shù)加工的晶圓的價(jià)格提高 25%。換而言之，采用臺積電領(lǐng)先的 N3 制造技術(shù)加工的一塊晶圓將花費超過(guò) 20,000 美元 。作為對比，N5 晶圓的成本約為 16,000 美元，如下圖所示。

報道進(jìn)一步指出，臺積電將為其即將推出的 2nm 節點(diǎn)進(jìn)一步提高芯片生產(chǎn)價(jià)格。新的晶圓價(jià)格預估表明，臺積電將對 2nm 芯片每片晶圓收取 25,000 美元的費用。

誰(shuí)在競爭2nm？

正因為2nm無(wú)論是芯片設計還是建造晶圓廠(chǎng)成本都是如此昂貴，所以可以預期的是，僅有少量的廠(chǎng)商能夠跨入2nm這個(gè)階段。在Fabless方面，我們認為英偉達、蘋(píng)果、高通、MTK和博通等領(lǐng)先廠(chǎng)商會(huì )是首批使用2nm的客戶(hù)。在晶圓制造方面，則和大家所了解的一樣，除了臺積電、三星和Intel以外，文章開(kāi)頭提到的日本Rapidus會(huì )是其中的一個(gè)玩家。

首先看臺積電方面，他們在去年首先推出初始版本的2nm工藝是該代工廠(chǎng)第一個(gè)使用環(huán)柵 (GAAFET) 晶體管的節點(diǎn)，臺積電將其稱(chēng)為 Nanosheet 晶體管。與當前 FinFET 晶體管相比，GAAFET 的優(yōu)勢包括降低漏電流（因為柵極位于溝道的所有四個(gè)側面），以及調整溝道寬度以獲得更高性能或更低功耗的能力。

臺積電去年推出這項技術(shù)時(shí)表示，在相同功耗和復雜度的情況下，可以將晶體管性能提升10%到15%，或者在相同時(shí)鐘和晶體管數量的情況下，將功耗降低25%到30%。該公司還表示，N2 將提供比N3E高 15% 以上的“混合”芯片密度，這比去年宣布的 10% 密度增加有所增加。

在今年的技術(shù)大會(huì )上，臺積電表示，N2技術(shù)開(kāi)發(fā)已步入正軌，該節點(diǎn)將于2025年進(jìn)入大批量生產(chǎn)（可能是2025年很晚）。該公司還表示，在進(jìn)入 HVM 兩年前，其 Nanosheet GAA 晶體管性能已達到目標規格的 80% 以上，256Mb SRAM 測試 IC 的平均良率超過(guò) 50%。

臺積電的 N2 系列將在 2026 年的某個(gè)時(shí)候升級，屆時(shí)該公司計劃推出其 N2P 制造技術(shù)。N2P 將為 N2 的 Nanosheet GAA 晶體管添加背面電源軌技術(shù)。公司還在準備 N2X——一個(gè)專(zhuān)為高性能計算 (HPC) 應用（例如需要更高電壓和時(shí)鐘的高端 CPU）量身定制的制造工藝。

在三星方面，他們也表示，公司也將于將于 2025 年開(kāi)始大規模生產(chǎn)用于移動(dòng)應用的 2nm 芯片。三星還將在2026年提供用于高性能計算的2納米芯片生產(chǎn)，并在2027年提供汽車(chē)芯片的工藝。

該公司表示，與去年推出的 3nm 工藝相比，其 2nm 工藝的性能和能效分別提高了 12% 和 25%，是芯片制造商中率先做到這一點(diǎn)的。三星表示，其 2nm 工藝還提供比 3nm 工藝小 5% 的芯片。該公司還表示，將于 2027 年開(kāi)始量產(chǎn)采用 1.4 納米工藝的芯片。

來(lái)到Intel，他們在今年三月初的一場(chǎng)會(huì )議上透露，公司已經(jīng)完成了其 1.8 納米和 2 納米制造工藝開(kāi)發(fā)。該公司將于 2024 年開(kāi)始在內部和第三方產(chǎn)品中使用 1.8 納米和 2 納米制造工藝。他們表示，Intel 18A 每瓦性能提高 10%。Intel 20A 的每瓦性能提高了 15%。

至于rapidus，他們則計劃通過(guò)和IBM、IMEC等機構合作，以推進(jìn)其2nm研發(fā)。

毫無(wú)疑問(wèn)，在技術(shù)以外，這是一場(chǎng)當之無(wú)愧的金錢(qián)競賽。