三星電子將開(kāi)發(fā)4F2 DRAM存儲單元，加速3D DRAM商業(yè)化

隨著(zhù)摩爾定律推進(jìn)速度放緩，DRAM工藝也步入了技術(shù)瓶頸期，DRAM的擴展速度明顯放緩。因此，3D DRAM成為存儲廠(chǎng)商迫切想突破DRAM工藝更高極限的新路徑。近日，據韓媒The Elec報道，三星電子已在其半導體研究中心內組建了一個(gè)開(kāi)發(fā)團隊，以量產(chǎn)4F2 DRAM。該開(kāi)發(fā)團隊目標是將4F2 DRAM存儲單元應用于10納米以下的DRAM制程，同時(shí)解決目前技術(shù)面臨線(xiàn)寬縮減的極限的問(wèn)題。

DRAM工藝突破放緩的原因主要在于存儲單元的簡(jiǎn)潔結構——由一個(gè)用于存儲電荷的電容器和一個(gè)用于訪(fǎng)問(wèn)電容器的晶體管組成。要解決DRAM的擴展速度放緩與大容量需求的矛盾，目前業(yè)界主要解決方案就是顛覆這種結構，同時(shí)加入一些特殊的材料，推動(dòng)DRAM工藝創(chuàng )新。

此前，業(yè)界主要通過(guò)減小電路線(xiàn)寬，來(lái)提高DRAM芯片的密度，即線(xiàn)寬越小，晶體管越多，集成度越高，功耗越低，速度越快。盡管這一方法確實(shí)也起到了一定效果，但線(xiàn)寬進(jìn)入10nm之后，電容器漏電和干擾等物理限制的問(wèn)題隨之而來(lái)。

當然，業(yè)界還引入了high-k材料和極紫外（EUV）設備等新材料和新設備，來(lái)解決這個(gè)問(wèn)題。然而，在制造10nm或更先進(jìn)的小型芯片中，現有的一些技術(shù)已經(jīng)無(wú)法克服DRAM物理局限性。隨著(zhù)DRAM工藝技術(shù)受限和大容量DRAM供給不足的矛盾加劇，2D DRAM升至3D DRAM逐漸成為了業(yè)界追求技術(shù)突破的共識。

而3D DRAM，就是一種將存儲單元（Cell）堆疊至邏輯單元上方的新型存儲方式，從而可以在單位晶圓面積上實(shí)現更高的容量。從原理上看，3D DRAM可以有效解決平面DRAM當前的困境。同時(shí)，在成本上，3D DRAM使用的3D堆棧技術(shù)將實(shí)現可重復使用儲存電容，可有效降低單位成本。由此可見(jiàn)，DRAM從傳統2D發(fā)展至3D立體，將是未來(lái)發(fā)展趨勢。

近期，據外媒《BusinessKorea》報道，三星的主要半導體負責人最近在半導體會(huì )議上表示正在加速3D DRAM商業(yè)化，并認為3D DRAM是克服DRAM物理局限性的一種方法，將改變存儲器行業(yè)的游戲規則。同時(shí)，3D DRAM被認為是半導體產(chǎn)業(yè)的未來(lái)增長(cháng)動(dòng)力。

2022下半年以來(lái)，電子消費市場(chǎng)的蕭條讓存儲器市場(chǎng)進(jìn)入“寒冬”，但汽車(chē)電子、AI服務(wù)器等其他領(lǐng)域對存儲器的需求仍然旺盛，特別是ChatGPT帶來(lái)的HBM等高性能存儲的需求，將加速DRAM 3D化發(fā)展。TrendForce集邦咨詢(xún)預測，AI需求持續帶動(dòng)HBM存儲器成長(cháng)，并預估2023~2025年HBM市場(chǎng)年復合成長(cháng)率有望成長(cháng)至40~45%以上。

The Elec報道稱(chēng)，如果三星4F2 DRAM存儲單元結構研究成功，在不改變節點(diǎn)的情況下，與現有的6F2DRAM存儲單元結構相比，芯片DIE面積可以減少30%左右，將面臨線(xiàn)寬減小的極限。4F2結構是大約10年前DRAM產(chǎn)業(yè)未能商業(yè)化的單元結構技術(shù)，據說(shuō)工藝難點(diǎn)頗多。資料顯示，與8F2相比，6F2可以減少25-30%的面積。

據悉，目前，業(yè)界已經(jīng)有了8F2和6F2 DRAM單元設計，其中單元包括 1T（晶體管）和 1C（電容器）。這種 1T+1C 單元設計將用于未來(lái)幾代DRAM的DRAM單元設計。然而，由于工藝和布局的限制，DRAM廠(chǎng)商一直在開(kāi)發(fā)4F2單元結構，例如1T DRAM或無(wú)電容器 DRAM 原型，作為擴展 DRAM 技術(shù)的下一個(gè)候選者之一。

在2021 IEDM上，中科院微電子研究所李泠研究員團隊聯(lián)合華為/海思團隊首次提出了新型CAA。該結構有效減小了器件面積，且支持多層堆疊，通過(guò)將上下兩個(gè)CAA器件直接相連，每個(gè)存儲單元的尺寸可減小至4F2，使IGZO-DRAM擁有了密度優(yōu)勢。

2023年1月，中科院微電子所微電子重點(diǎn)實(shí)驗室劉明院士團隊在垂直環(huán)形溝道結構（CAA）IGZO FET的基礎上，研究了第二層器件堆疊前層間介質(zhì)層工藝的影響，驗證了CAA IGZO FET在2T0C DARM應用中的可靠性。該研究成果有助于推動(dòng)實(shí)現4F2 IGZO 2T0C-DRAM單元。