3D 芯片，走向何方？

Eric Beyne：“通過(guò)技術(shù)、材料和設備架構的創(chuàng )新，傳統 CMOS 技術(shù)的擴展——導致單片 CMOS 單芯片片上系統 (SOC)——將持續到下一個(gè)十年。CMOS 縮放越來(lái)越多地得到設計技術(shù)協(xié)同優(yōu)化 (DTCO) 的補充，以提高系統的功率、性能、面積和成本 (PPAC)。但隨著(zhù)成本和技術(shù)復雜性的增加，這些方法不再能在系統級提供足夠的收益。對于受到所謂內存墻挑戰的數據密集型高性能應用程序尤其如此，即無(wú)法足夠快地訪(fǎng)問(wèn)數據。
為了進(jìn)一步優(yōu)化系統的 PPAC 指標，半導體行業(yè)越來(lái)越關(guān)注多芯片異構集成解決方案。
按照這種方法，可以單獨優(yōu)化芯片上的不同功能（使用不同的（節點(diǎn)）技術(shù)），并且可以在系統的子組件之間實(shí)現更短和更快的連接。第一個(gè)“異構”實(shí)現（例如高帶寬存儲器 (HBM)）主要依賴(lài)于 2.5 或 3D 小芯片方法，涉及單獨設計和處理的小芯片芯片。Die-to-die 通信主要使用標準化接口物理層 (PHY) IP 塊實(shí)現，將應用限制為延遲容忍功能，例如最后一級內存緩存。
盡管小芯片方法顯著(zhù)拓寬了異構系統集成的范圍，但我們將見(jiàn)證不再需要中間接口 PHY 層的真正 3D-SoC 設計的演變。這些 3D SoC 將通過(guò)巧妙地協(xié)同設計不同的 3D 分區和實(shí)現直接的裸片到裸片 3D 互連來(lái)實(shí)現?！?/span>

“實(shí)現最佳 3D SoC 需要重新設計系統架構，需要電子設計自動(dòng)化 (EDA) 工具的創(chuàng )新，以在一個(gè)視圖中實(shí)現不同設備的協(xié)同設計。
在這種情況下，imec 與其 EDA 軟件合作伙伴合作開(kāi)發(fā)用于自動(dòng)網(wǎng)表分區和 3D 路徑優(yōu)化的解決方案。在這種情況下，我們最近報告了與 Cadence 合作開(kāi)發(fā)的新 3D 設計流程。該軟件有助于預測提議的 3D 分區是否會(huì )產(chǎn)生強大且功能齊全的 3D SoC，從而使異構集成更接近工業(yè)現實(shí)。
其他貢獻來(lái)自 3D 集成技術(shù)開(kāi)發(fā)——3D SoC 的關(guān)鍵推動(dòng)因素。我們與材料和設備供應商一起開(kāi)發(fā)了各種 3D 互連技術(shù)，涵蓋從毫米（封裝堆疊）到小于 100 納米（晶體管堆疊）的廣泛互連間距。我們開(kāi)發(fā)了高效的冷卻解決方案（例如基于沖擊的冷卻），以更有效地處理越來(lái)越密集的高性能片上系統中不斷增加的功率?！?/span>

“背面供電 (BSPD) 是另一項有前途的技術(shù)發(fā)展，可以幫助實(shí)現高性能應用的 3D SoC。
在 BSPD 網(wǎng)絡(luò ) (BSPDN) 中，從邏輯芯片的正面到背面去除了功率傳輸和功率轉換——到目前為止，它僅用作載體。因此，可以通過(guò)減薄的背面直接向高級微處理器核心芯片供電，而無(wú)需通過(guò)更高電阻的正面。這可以放寬對先進(jìn) IC 系統電源的要求，這些要求越來(lái)越受到功率密度、縮放晶體管的較低電源電壓（因此，更大的電流）以及激進(jìn)的 IR 壓降的挑戰。我們的一個(gè)合作伙伴最近宣布將在其未來(lái)的技術(shù)節點(diǎn)芯片之一中實(shí)施 BSPDN 概念。
我們現在可以設想一個(gè)多核處理器，它由一個(gè)內存緩存晶圓組成，使用細間距晶圓到晶圓鍵合堆疊在高級微處理器核心邏輯晶圓的頂部。電源通過(guò) BSPDN 直接提供給核心邏輯晶體管。這種邏輯上的存儲器結構隨后可以堆疊到包含內部和外部互連的第三個(gè)芯片上——使用較舊的技術(shù)節點(diǎn)進(jìn)行了優(yōu)化?！?/span>

“為了實(shí)現 BSPDN，需要專(zhuān)用的晶圓減薄工藝（低至幾個(gè) 100 納米），并結合處理將背面與器件晶圓正面電連接的納米硅通孔 (n-TSV) 的能力. n-TSV 既可以落在第一個(gè)正面金屬上，也可以落在晶圓正面實(shí)施的埋入式電源軌 (BPR) 上。
Imec 在其 3D 集成程序的框架內開(kāi)發(fā)這些流程。我們所謂的 n-TSV-last 方法涉及使用低溫晶圓對晶圓鍵合技術(shù)將第一片晶圓（包括晶體管）的“有源”正面鍵合到第二個(gè)載體晶圓上。第一個(gè)晶圓的背面減薄，該工藝通過(guò) n-TSV 圖案化和鎢填充以及背面金屬化完成。
其中一個(gè)挑戰與晶圓鍵合工藝有關(guān)，該工藝本質(zhì)上會(huì )導致第一片晶圓的變形。這對圖案化 n-TSV 所需的背面光刻步驟提出了挑戰，尤其是達到與邏輯標準單元結構匹配所需的對準精度的能力。Imec 及其合作伙伴開(kāi)發(fā)了替代方法，以實(shí)現更好的疊加精度和改進(jìn) BSPDN?！?/span>

“如今，一些商業(yè)‘3D’產(chǎn)品使用 TSV 和 Sn 微凸塊的組合來(lái)實(shí)現異質(zhì)芯片到芯片或芯片到中介層堆疊。雖然研究顯示了對 TSV 進(jìn)行縮放的良好前景，但生產(chǎn)中最先進(jìn)的 Sn 微凸點(diǎn)節距在大約 30μm 時(shí)已經(jīng)飽和。問(wèn)題在于互連間隙：管芯到管芯微凸塊連接還沒(méi)有趕上可以充分利用 TSV 的程度。
在 imec，我們正在突破當今可能的界限。我們已經(jīng)展示了一種基于 Sn 的微凸點(diǎn)互連方法（在凸點(diǎn)金屬化下使用鑲嵌）產(chǎn)生低至 7μm 的互連節距，并制定了將這一節距降低到 5μm 的路線(xiàn)圖。
通過(guò)使用我們的 Cu/SiCN 芯片到晶圓混合鍵合方法，我們可以進(jìn)一步減小互連間距（低至 3μm）。按照這種方法，芯片使用介電對介電鍵合方法堆疊，然后是金屬對金屬連接 - 不使用微凸塊。最大的挑戰與將芯片放置在晶圓上的純度和精度有關(guān)。
使用我們的晶圓對晶圓鍵合解決方案可以獲得最高的互連密度。這些發(fā)展是由邏輯存儲器堆疊驅動(dòng)的，需要遠低于 1μm 的互連節距。今天，我們獲得了 700 納米間距，并希望將其降低到前所未有的 500 納米?！?/span>

“Imec 為不同 3D 集成技術(shù)的行業(yè)提出了一個(gè)路線(xiàn)圖，涵蓋了 3D 互連密度的近 8 個(gè)數量級的范圍。這些 3D 集成技術(shù)中的每一種都滿(mǎn)足不同的需求，因此針對不同的終端應用，例如智能手機、DRAM 芯片或高性能計算系統。最佳選擇是在層次驅動(dòng)的 3D 互連密度和最終解決方案的成本之間進(jìn)行權衡。
為了在系統級別獲得盡可能多的好處，我們不斷突破各種選項的界限。我們與我們的設備、計量和材料供應商緊密合作，并得到 EDA 軟件開(kāi)發(fā)商和針對不同終端應用的公司的支持。這種獨特的合作伙伴生態(tài)系統使我們能夠加速真正 3D SOC 的開(kāi)發(fā)，并在系統級別獲得最佳 PPAC 收益?！?/span>