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cadence? 文章 進(jìn)入cadence?技術(shù)社區
Cadence發(fā)布業(yè)界首款已通過(guò)產(chǎn)品流片驗證的Xcelium并行仿真平臺
- 楷登電子(美國 Cadence 公司)今日發(fā)布業(yè)界首款已通過(guò)產(chǎn)品流片的第三代并行仿真平臺Xcelium? ?；诙嗪瞬⑿羞\算技術(shù)，Xcelium? 可以顯著(zhù)縮短片上系統(SoC)面市時(shí)間。較Cadence上一代仿真平臺，Xcelium? 單核版本性能平均可提高2倍，多核版本性能平均可提高5倍以上。Cadence? Xcelium仿真平臺已經(jīng)在移動(dòng)、圖像、服務(wù)器、消費電子、物聯(lián)網(wǎng)(IoT)和汽車(chē)等多個(gè)領(lǐng)域的早期用戶(hù)中得到了成功應用，并通過(guò)產(chǎn)品流
- 關(guān)鍵字： Cadence Xcelium
Cadence與西安電子科技大學(xué)攜手共建集成電路設計培訓中心
- 楷登電子(美國 Cadence 公司)與西安電子科技大學(xué)共同宣布，Cadence將與西安電子科技大學(xué)攜手共建集成電路設計培訓中心(下稱(chēng)“聯(lián)合培訓中心”)，并在西安電子科技大學(xué)隆重舉行了西電、CSIP、Cadence戰略合作會(huì )議暨聯(lián)合培訓中心揭牌儀式。西安電子科技大學(xué)副校長(cháng)李建東和Cadence全球副總裁兼亞太區總裁石豐瑜先生，與陜西省工業(yè)和信息化廳電子信息處處長(cháng)高翔和工業(yè)和信息化部軟件與集成電路促進(jìn)中心集成電路處負責人霍雨濤共同為聯(lián)合培訓中心進(jìn)行揭牌。在揭牌儀式之后，西安電子科
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加強產(chǎn)業(yè)協(xié)作，布局生態(tài)創(chuàng )新 ARM宣布在中國重慶多項戰略合作
- ARM?今日宣布加強在中國的戰略部署，與重慶市政府、重慶仙桃數據谷達成多項協(xié)議，建立合作計劃，共同推進(jìn)重慶仙桃數據谷電子產(chǎn)業(yè)創(chuàng )新生態(tài)圈建設。當日，雙方共同為位于仙桃數據谷的ARM生態(tài)產(chǎn)業(yè)園揭幕;并宣布成立重慶地區ARM生態(tài)集成電路人才培養與產(chǎn)學(xué)研協(xié)同創(chuàng )新聯(lián)盟，建立重慶ARM生態(tài)產(chǎn)業(yè)技術(shù)人才實(shí)訓中心;此外，由ARM和中科創(chuàng )達共同投資的創(chuàng )業(yè)加速器安創(chuàng )空間宣布其重慶公司開(kāi)業(yè)，正式落戶(hù)重慶仙桃數據谷ARM生態(tài)產(chǎn)業(yè)園?！ ?nbsp; A
- 關(guān)鍵字： ARM Cadence
Cadence發(fā)布完整數字與簽核參考流程用于Imagination Technologies公司PowerVR Series7 GPU
- Cadence設計系統公司今日宣布，正式交付完整的數字與簽核參考流程，用于Imagination Technologies (IMG.L)公司PowerVR Series7圖形處理單元(GPU)。采用此高度集成的Cadence® 參考流程，550萬(wàn)實(shí)例的完整合成與設計實(shí)現可在2.5天完成。對比上一代Cadence設計流程，產(chǎn)品開(kāi)發(fā)設計時(shí)間縮短1倍以上。同時(shí)，采納新參考流程后，芯片面積平均縮小3%，Imagination最復雜的組塊面積可縮小達7%。 此參考流程操作簡(jiǎn)單，僅需單次執行;同時(shí)
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仿真加速劃時(shí)代的產(chǎn)品——Palladium Z1企業(yè)級仿真平臺發(fā)布
- Cadence作為全球EDA電子設計自動(dòng)化領(lǐng)導廠(chǎng)商，其Palladium平臺自2001年推出以來(lái)，給眾多系統芯片開(kāi)發(fā)商在提高設計水平、驗證以前無(wú)法實(shí)現的性能與擴展性方面帶來(lái)了巨大的幫助。今天，Cadence正式推出Cadence Palladium Z1企業(yè)級硬件仿真加速平臺?！ alladium Z1：業(yè)內第一個(gè)數據中心級硬件仿真加速器 據介紹，這是業(yè)內第一個(gè)數據中心級硬件仿真加速器，仿真處理能力是上一代產(chǎn)品(Palladium XP II)的5
- 關(guān)鍵字： Cadence Palladium
三大新技術(shù)能否改善IC設計中的功耗、性能和面積？
- 兩岸的IC設計公司在先進(jìn)制程節點(diǎn)晶片設計和其復雜度的進(jìn)展令全球半導體界矚目。于此同時(shí)，對領(lǐng)先EDA工具的需求也持續上升。 Cadence在今年上半年推出了Innovus設計實(shí)現系統，稱(chēng)其為新一代的實(shí)體設計實(shí)現解決方案，使系統開(kāi)發(fā)人員能夠在先進(jìn)的16/14/10奈米FinFET制程以及其他成熟的制程節點(diǎn)上交付最佳功耗、性能和面積(PPA)指標的設計。 2015年10月中旬，我拜訪(fǎng)了Cadence位于美國矽谷的總部，與Cadence公司設計實(shí)作產(chǎn)品事業(yè)部的產(chǎn)品管理總監Vinay Patward
- 關(guān)鍵字： Cadence IC設計
Cadence中國用戶(hù)大會(huì ) CDNLive八月上海盛大召開(kāi)
- 全球電子設計創(chuàng )新領(lǐng)先公司Cadence設計系統公司 (Cadence Design Systems, Inc.)宣布：將于8月13日(星期四)在上海浦東嘉里大酒店舉辦一年一度的中國用戶(hù)大會(huì )——CDNLive China 2015!以“聯(lián)結，分享，啟發(fā)!”為主題的CDNLive大會(huì )將集聚超過(guò)700位IC行業(yè)從業(yè)者，包括IC設計工程師、系統開(kāi)發(fā)者與業(yè)界專(zhuān)家，將分享重要半導體設計領(lǐng)域的解決方案和成功經(jīng)驗，讓參與者獲得知識、靈感與動(dòng)力，并為實(shí)現高階半導體芯片、S
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下一代Cadence JasperGold 效能增15倍
- 益華電腦(Cadence)推出下一代Cadence JasperGold形式驗證平臺，此新型形式驗證解決方案將Cadence Incisive形式與JasperGold技術(shù)整合為單一平臺，與以往解決方案相比，效能可增加至15倍。此外，整合至Cadence系統開(kāi)發(fā)套裝(Cadence System Development Suite)后，JasperGold技術(shù)可縮短驗證時(shí)程達3個(gè)月。 JasperGold形式(formal)與形式輔助技術(shù)整合至Cadence系統開(kāi)發(fā)套
- 關(guān)鍵字： Cadence JasperGold
Cadence推出Innovus設計實(shí)現系統周轉時(shí)間減少最高達10倍，并交付最佳品質(zhì)的結果
- Cadence(Cadence Design Systems, Inc. )今天發(fā)布Cadence® Innovus™ 設計實(shí)現系統，這是新一代的物理設計實(shí)現解決方案，使系統芯片(system-on-chip，SoC)開(kāi)發(fā)人員能夠在加速上市時(shí)間的同時(shí)交付最佳功耗、性能和面積(PPA)指標的的設計。Innovus設計實(shí)現系統由具備突破性?xún)?yōu)化技術(shù)所構成的大規模的并行架構所驅動(dòng)，在先進(jìn)的16/14/10納米FinFET工藝制程和其他成熟的制程節點(diǎn)上通常能提升10%到20%的功耗、性能和面
- 關(guān)鍵字： Cadence SoC
Cadence與海思在FinFET設計領(lǐng)域擴大合作
- 益華電腦(Cadence Design Systems)宣布，已與通訊網(wǎng)路與數位媒體晶片組供應商海思半導體(HiSilicon Technologies)已經(jīng)簽署合作協(xié)議，將于16奈米 FinFET 設計領(lǐng)域大幅擴增采用Cadence 數位與客制/類(lèi)比流程，并于10奈米和7奈米制程的設計流程上密切合作。 海思半導體也廣泛使用Cadence數位和客制/類(lèi)比驗證解決方案，并且已經(jīng)取得Cadence DDR IP與Cadence 3D-IC 解決方案授權，將于矽中介層基底(silicon interp
- 關(guān)鍵字： Cadence 海思 FinFET
淺談PCB設計從淺到深設計
- 曾經(jīng)看到電腦主板的PCB的時(shí)候，心里想能自己畫(huà)出來(lái)是多么棒的一件事情。后來(lái)接觸到protel99se就步入了畫(huà)板子的隊伍，之后altium 、cadence等等。隨著(zhù)畫(huà)板子的經(jīng)歷積累，發(fā)現需要注意的事項越來(lái)越多。一塊好的PCB板子不是將連線(xiàn)連通就行，置于其中的故事，容我慢慢道來(lái)。 第一、大多數PCB的設計師都是是精通電子元器件的工作原理，知道其相互影響，更明白構成電路板輸入和輸出的各種數據傳輸標準。一個(gè)優(yōu)秀的電子產(chǎn)品不但需要有優(yōu)秀的原理圖，更需要PCB布局和走線(xiàn)的人，而后者對最終電路板的成敗起到
- 關(guān)鍵字： PCB altium cadence
Cadence IP組合和工具支持臺積電新的超低功耗平臺
- 全球知名的電子設計創(chuàng )新領(lǐng)導者Cadence設計系統公司今日宣布其豐富的IP組合與數字和定制/模擬設計工具可支持臺積電全新的超低功耗(ULP)技術(shù)平臺。該ULP平臺涵蓋了提供多種省電方式的多個(gè)工藝節點(diǎn)，以利于最新的移動(dòng)和消費電子產(chǎn)品的低功耗需求。 為加速臺積電超低功耗平臺的技術(shù)發(fā)展，Cadence將包括存儲器、接口及模擬功能的設計IP遷移到此平臺。使用Cadence TensilicaÒ數據平面處理器，客戶(hù)可以從超低功耗平臺受益于各種低功耗DSP應用，包括影像、永遠在線(xiàn)的語(yǔ)音、面部識
- 關(guān)鍵字： Cadence 臺積電 FinFET
Cadence為臺積電16納米FinFET+ 制程推出一系列IP組合
- 全球知名的電子設計創(chuàng )新領(lǐng)導者Cadence設計系統公司今日宣布為臺積電16納米FinFET+ 制程推出一系列IP組合。 Cadence所提供的豐富IP組合能使系統和芯片公司在16納米FF+的先進(jìn)制程上相比于16納米FF工藝，獲得同等功耗下15%的速度提升、或者同等速度下30%的功耗節約。 目前在開(kāi)發(fā)16 FF+工藝的過(guò)程中，Cadence的IP產(chǎn)品組合包括了在開(kāi)發(fā)先進(jìn)制程系統單芯片中所需的多種高速協(xié)議，其中包括關(guān)鍵的內存、存儲和高速互聯(lián)標準。IP將在2014年第四季度初通過(guò)測試芯片測試。有關(guān)IP
- 關(guān)鍵字： Cadence 臺積電 FinFET
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歡迎您創(chuàng )建該詞條，闡述對cadence?的理解，并與今后在此搜索cadence?的朋友們分享。 創(chuàng )建詞條
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