燦芯半導體運用Cadence數字設計實(shí)現和Signoff工具，提升了4個(gè)SoC設計項目的質(zhì)量并縮短了上市時(shí)間

　　Cadence今天宣布燦芯半導體(Brite Semiconductor Corporation)運用Cadence® 數字設計實(shí)現和signoff工具，完成了4個(gè)28nm系統級芯片(SoC)的設計，相比于先前的設計工具，使其產(chǎn)品上市時(shí)間縮短了3周。通過(guò)使用Cadence設計工具，燦芯半導體的設計項目實(shí)現了提升20%的性能和節省10%的功耗。

　　燦芯半導體使用Cadence Encounter® 數字設計實(shí)現系統用于物理實(shí)現、Cadence Voltus™ IC電源完整性解決方案用于電源signoff和設計收斂。Encounter數字設計實(shí)現系統結合GigaOpt路徑驅動(dòng)優(yōu)化和CCOpt并發(fā)時(shí)鐘數據路徑優(yōu)化的方案,使燦芯半導體能同時(shí)實(shí)現提高性能和降低功耗。此外，Voltus IC電源完整性解決方案使燦芯半導體能在設計早期就可以驗證設計功能是否符合預期，從而大大降低在設計后期遭遇失敗的風(fēng)險、最終縮短整個(gè)開(kāi)發(fā)時(shí)間。有關(guān)Encounter數字實(shí)現系統詳細信息請查詢(xún)Cadence網(wǎng)站：http://www.cadence.com/products/di/edi_system/pages/default.aspx;有關(guān)Voltus IC電源完整性解決方案的詳細信息請查詢(xún)：http://www.cadence.com/products/mfg/voltus/Pages/default.aspx。

　　“在競爭白熱化的移動(dòng)設備市場(chǎng)中，用對工具很重要，使用正確的數字設計實(shí)現和signoff工具能讓我們在競爭中保持領(lǐng)先。”燦芯半導體(Brite Semiconductor)首席營(yíng)運官徐滔先生表示：“Cadence Encounter數字設計實(shí)現系統和Voltus IC電源完整性解決方案的出色效率能幫助我們達成目標，不僅使性能和功耗實(shí)現最優(yōu)化，同時(shí)縮短10%的產(chǎn)品上市時(shí)間并強化了我們設計的可靠性。”

　　“Cadence的工具幫助燦芯半導體提升了他們的設計品質(zhì)和工程效率，令他們按時(shí)完成了28nm SoC的設計。” Cadence設計與Signoff事業(yè)部資深副總裁Anirudh Devgan博士表示：“節省3周的設計時(shí)間代表燦芯半導體能夠執行更多更創(chuàng )新設計項目，他們有能力讓更多的設計項目更快上市。”