淺談PCB設計從淺到深設計

　　曾經(jīng)看到電腦主板的PCB的時(shí)候，心里想能自己畫(huà)出來(lái)是多么棒的一件事情。后來(lái)接觸到protel99se就步入了畫(huà)板子的隊伍，之后altium 、cadence等等。隨著(zhù)畫(huà)板子的經(jīng)歷積累，發(fā)現需要注意的事項越來(lái)越多。一塊好的PCB板子不是將連線(xiàn)連通就行，置于其中的故事，容我慢慢道來(lái)。

　　第一、大多數PCB的設計師都是是精通電子元器件的工作原理，知道其相互影響，更明白構成電路板輸入和輸出的各種數據傳輸標準。一個(gè)優(yōu)秀的電子產(chǎn)品不但需要有優(yōu)秀的原理圖，更需要PCB布局和走線(xiàn)的人，而后者對最終電路板的成敗起到至關(guān)重要的作用。但是，原理圖設計師對優(yōu)秀的版圖技術(shù)懂得越多，避免出現重大問(wèn)題的機會(huì )就越多。

　　第二、噪聲問(wèn)題的處理。隨著(zhù)設計PCB速度的提高，并發(fā)開(kāi)關(guān)噪聲、并發(fā)開(kāi)關(guān)輸出、振鈴、串擾地線(xiàn)反彈和電源噪聲等等也隨之出現。要解決這些問(wèn)題，還要對癥下藥：

　　A、振鈴和串擾。對于關(guān)鍵信號線(xiàn)一定要注意串擾問(wèn)題，常用的就是運用差分信號，走線(xiàn)用差分對走線(xiàn)，這樣能從根本上消除感應影響，有助于減小返回路徑中的感應電流產(chǎn)生的“反彈”噪聲。

　　B、注意阻抗匹配。我曾經(jīng)做過(guò)天線(xiàn)匹配電路，阻抗匹配起到至關(guān)重要的作用?，F在100Ω特征阻抗已經(jīng)成為差分連接線(xiàn)的行業(yè)標準值。100Ω的差分線(xiàn)可以用兩根等長(cháng)的50Ω單端線(xiàn)制作。由于兩根走線(xiàn)彼此靠近，線(xiàn)間的場(chǎng)耦合將減小線(xiàn)的差模阻抗。為了保持100Ω的阻抗，走線(xiàn)的寬度必須減小一點(diǎn)。結果，100Ω差分線(xiàn)對中每根線(xiàn)的共模阻抗將比50歐略為高一點(diǎn)。如果實(shí)在不想這么折騰，在做PCB的時(shí)候，與生產(chǎn)廠(chǎng)家商定什么走線(xiàn)需要什么樣的阻抗。

　　C、去耦和旁路電容的使用。一般情況下，去耦電容器有助于減小PCB的電源與地平面之間的電感，控制PCB上各處的信號和IC 的阻抗。旁路電容提供一個(gè)干凈的電源(提供一個(gè)電荷庫)。通常我們在方便PCB 布線(xiàn)的任何地方都應布置去耦電容。對于電容的使用，應該注意的一點(diǎn)就是，去耦電容的布線(xiàn)應該盡可能的短。

　　第三、布局問(wèn)題。我們都知道，PCB設計中最關(guān)鍵的連接設計最短和最直接的路徑，這樣可以用最簡(jiǎn)單的做法獲得最好的效果，這樣，何樂(lè )不為呢?

　　第四、時(shí)鐘信號的處理。相信做PCB設計的都在經(jīng)受或者準備經(jīng)受時(shí)鐘信號干擾的問(wèn)題。因為鐘線(xiàn)走線(xiàn)太長(cháng)太長(cháng)或經(jīng)過(guò)信號線(xiàn)等等，都就會(huì )為下游放大抖動(dòng)和偏移，尤其是時(shí)鐘速度增加的時(shí)候。首先，PCB設計時(shí)應該避免使用多個(gè)層來(lái)傳輸時(shí)鐘，并且不要在時(shí)鐘線(xiàn)上有過(guò)孔，因為過(guò)孔將增加走線(xiàn)的阻抗變化和信號的反射。其次，如果必須用內層來(lái)布設時(shí)鐘，那么上下層應該使用地平面來(lái)減小延遲。再次，如果電源平面上不幸引入時(shí)鐘噪聲會(huì )增加PLL抖動(dòng)，那么在修改PCB設計時(shí)可以創(chuàng )建一個(gè)“電源島”，這種技術(shù)可以利用金屬平面中的較厚蝕刻來(lái)實(shí)現PLL模擬電源和數字電源的隔離。

　　第五、參考設計方案?，F在任何MCU都會(huì )給出其對應的參考設計，雖然這些電路板通常是為多種用途設計的，不見(jiàn)得與你做的設計需求剛好匹配。但是，它們仍可以作為創(chuàng )建解決方案的起點(diǎn)。從中我們可以看出關(guān)鍵部分的走線(xiàn)和擺位，這對于設計的成功率來(lái)說(shuō)，也是一個(gè)很大的提高。

　　以上是我做PCB設計的一些經(jīng)驗和教訓的總結，希望對大家有所幫助。更期望大家能夠給我留言共同探討PCB設計的種種技術(shù)。